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Abstract

Translated from Korean

비트 라인의 두께를 증대시키지 않고도 낮은 저항을 가질 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다. The semiconductor memory device which may have a low resistance without increasing the thickness of the bit line and to provide a method of manufacturing the same.개시된 본 발명의 반도체 메모리 소자는, 도전 영역을 갖는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀을 포함하는 절연막이 형성되고, 상기 절연막 표면 및 콘택홀 표면에 베리어 금속막이 형성된다. The semiconductor memory device of the present invention is described, on a semiconductor substrate having a conductive area, the insulating film including a contact hole exposing the conductive region is formed, the insulating film surface and the contact hole on the surface of the barrier metal is formed.상기 베리어 금속막 상부에 상기 콘택홀을 충분히 매립하도록 텅스텐층이 형성되며, 상기 베리어 금속막 및 텅스텐층 사이에 텅스텐층의 결정립 크기를 증대시키는 결정립 조절층이 개재된다. It said barrier is tungsten layer is formed so as to sufficiently fill the contact hole on the metal film thereon, the crystal grains of the controlling layer between the barrier metal film and a tungsten layer increasing the grain size of the tungsten layer is interposed.여기서, 결정립 조절층은 표면이 매끄러운 비정질 도전층일 수 있다. Here, the crystal grain control layer may be a smooth surface of the amorphous conductive.

Description

Translated from Korean

저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having tungsten line with low resistance and method for manufacturing the same} A semiconductor memory device having a low resistance of tungsten wire and a method of manufacturing {Semiconductor memory device having tungsten line with low resistance and method for manufacturing the same}

도 5a는 본 발명의 실시예 1에 따라 결정립 조절층 상부에 텅스텐층을 형성한 상태를 보여주는 SEM 사진이다. Figure 5a is a SEM photograph showing a state of forming a tungsten layer on the crystal grain controlling layer according to the first embodiment of the present invention.

도 5b는 종래와 같이 베리어 금속막 상부에 텅스텐 막을 형성한 상태를 보여주는 SEM 사진이다. Figure 5b is a SEM photograph showing a state in which a tungsten film is formed on the upper barrier metal film as in the prior art.

도 6은 본 발명의 실시예 1에 따라 형성된 텅스텐층의 두께에 대한 면저항을 나타낸 그래프이다. Figure 6 is a graph showing the sheet resistance of the thickness of the tungsten layer formed in accordance with the first embodiment of the present invention.

도 7은 본 발명의 실시예에 따라 형성된 텅스텐층의 두께에 대한 RI(reflective index)를 나타낸 그래프이다. 7 is a graph showing the RI (reflective index) to the thickness of the tungsten layer formed in accordance with an embodiment of the present invention.

비트 라인 로딩 캐패시턴스는 비트 라인과 기판간의 캐패시턴스, 비트 라인과 워드 라인간의 캐패시턴스, 비트 라인과 비트 라인간의 캐패시턴스 및 비트 라인과 스토리지 노드 콘택 플러그간의 캐패시턴스로 구성된다. A bit line load capacitance consists of a capacitance between the bit line and the capacitance between the substrate, the bit line and the capacitance between the word lines, bit lines and bit line capacitance and the bit line and storage node contact plug between.특히, 비트 라인과 스토리지 노드 콘택 플러그간의 캐패시턴스는 비트 라인 로딩 캐패시턴스에 큰 영향을 미친다. In particular, the capacitance between the bit line and the storage node contact plug has a significant effect on the bit line load capacitance.

비트 라인과 스토리지 노드 콘택 플러그간의 캐패시턴스를 줄이기 위하여는 비트 라인과 스토리지 노드 콘택 플러그간의 오버랩 면적을 줄여야 하므로, 비트 라인의 두께를 낮춰야 한다. In order to reduce the capacitance between the bit line and the storage node contact plug, so to reduce the overlap area between the bit line and storage node contact plug, the lower the thickness of the bit line.그러나, 비트 라인의 두께를 낮추게 되면, 비트 라인의 저항이 증대되어, 동작 스피드가 저하된다. If, however, lower the thickness of the bit line and the resistance of the bit line is increased, the operation speed is lowered.

이에 따라, 종래에는 낮은 두께를 실현하면서 기생 캐패시턴스를 줄일 수 있도록, 낮은 저항을 갖는 금속막을 비트 라인으로 사용하는 기술이 제안되었다. Accordingly, in the prior art, while providing a low thickness to reduce the parasitic capacitance, it has been proposed a technique of using a metal film having a low resistance to the bit line.그중 열적으로 안정하면서 비교적 낮은 저항을 갖는 텅스텐이 비트 라인으로 주로 이용되고 있다. The tungsten which, while thermally stable with a relatively low resistance has been mainly used as a bit line.텅스텐 금속막으로 비트 라인을 구성하는 기술은 Han등에 의한 미국 특허 6,563,162호에 설명되어 있다. Technical constituting bit lines of tungsten metal film is described in U.S. Patent No. 6,563,162 due to Han.

층간 절연막(20) 및 콘택홀(H) 표면에 베리어 금속막으로 Ti막(30) 및 TiN막(40)을 결과물의 표면을 따라 형성한다. An interlayer insulating film 20 and the contact hole (H) the surface of the Ti film 30 and the TiN film 40 as a barrier metal film to be formed along the surface of the resultant.일반적으로 Ti막(30) 및 TiN막(40)은 결과물 표면에 콘포멀(conformal)한 두께로 형성될 수 있도록, 스텝 커버리지 특성이 우수한 CVD(chemical vapor deposition) 방식에 의해 형성한다. Typically formed by a Ti film 30 and the TiN film 40 is a conformal (conformal), so that they can be formed with a thickness, step coverage characteristics excellent in CVD (chemical vapor deposition) method on the resultant surface.CVD에 의해 Ti막(30) 및 TiN막(40) 증착시, Ti 소스로는 TiCl 4 가 이용된다. When by CVD Ti film 30 and the TiN film 40 is deposited, a Ti source, the TiCl 4 is used.

그러나, 반도체 메모리 소자의 용량이 1기가 비트(giga bit)대에 이름에 따라, 반도체 메모리 소자의 디자인 룰 역시 급격히 감소하게 되고, 비트 라인 역시 보다 낮은 선폭이 요구된다. However, the capacity of the semiconductor memory device becomes 1 Gigabit (giga bit) based on the name on large, the design rule of a semiconductor memory device is also rapidly decreased, the bit line is also required a lower linewidth.이에 따라, 비트 라인의 저항이 상대적으로 증가되어, 반도체 메모리 소자의 동작 스피드에 영향을 미친다. As a result, the resistance of the bit line is increased in the relatively affects the operation speed of the semiconductor memory device.

한편, 비트 라인의 저항을 감소시키기 위하여 비트 라인의 두께를 증대시키게 되면, 상술한 바와 같이 비트 라인 캐패시턴스가 증대되어 센스 앰프의 감도를 저하시킨다. On the other hand, if it thereby increasing the thickness of the bit line in order to reduce the resistance of the bit line, the bit line capacitance is increased as described above to lower the sensitivity of the sense amplifier.그러므로, 비트 라인 캐패시턴스를 증대시키지 않으면서도 보다 낮은 저항을 갖는 비트 라인을 구현하는데 어려움이 있다. Therefore, it is difficult to implement the bit lines having a lower resistance even without increasing the bit line capacitance.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 비트 라인의 두께를 증대시키지 않고도 낮은 저항을 가질 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다. It is another object of the present invention is to provide a method of manufacturing a semiconductor memory device which may have a low resistance without increasing the thickness of the bit line.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일견지에 따른 반도체 메모리 소자는, 도전 영역을 갖는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀을 포함하는 절연막이 형성되고, 상기 절연막 표면 및 콘택홀 표면에 베리어 금속막이 형성된다. In order to accomplish the above object of the present invention, a semiconductor memory device in accordance with one aspect of the present invention, on a semiconductor substrate having a conductive area, the insulating film including a contact hole exposing the conductive region is formed, the insulating film barrier metal film is formed on the surface and the surface of the contact hole.상기 베리어 금속막 상부에 상기 콘택홀을 충분히 매립하도록 텅스텐층이 형성되며, 상기 베리어 금속막 및 텅스텐층 사이에 텅스텐층의 결정립 크기를 증대시키는 결정립 조절층이 개재된다. It said barrier is tungsten layer is formed so as to sufficiently fill the contact hole on the metal film thereon, the crystal grains of the controlling layer between the barrier metal film and a tungsten layer increasing the grain size of the tungsten layer is interposed.

상기 콘택홀내의 베리어 금속막과 상기 결정립 조절층 사이에 콘택 플러그가 추가로 형성되어 있을 수 있다. Between the barrier metal film in the contact hole, the grain controlling layer may be a contact plug is formed additionally.

본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 도전 영역을 갖는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀을 갖는 절연막을 형성한다. A method for manufacturing a semiconductor memory device according to another aspect of the present invention is a semiconductor substrate having a conductive region is formed an insulating film having a contact hole exposing the conductive regions.그후에, 상기 절연막 및 콘택홀 표면을 따라 베리어 금속막을 형성하고, 상기 베리어 금속막 상부에 결정립 조절층을 형성한다. After that, to form the insulating film and a contact hole along the surface forming the barrier metal film, and the barrier metal film on the upper grain layer control.이어서, 상기 결정립 조절층 상부에 텅스텐층을 형성한다. Then, to form the tungsten layer on the crystal grain controlling layer.상기 텅스텐층은 상기 결정립 조절층에 의해 결정립 사이즈가 증대된다. It said tungsten layer has a crystal grain size is increased by the grain controlling layer.

또한, 본 발명의 다른 실시예에 의하면, 도전 영역을 갖는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀을 갖는 절연막을 형성한다. Further, according to another embodiment of the invention, to form an insulating film having a contact hole exposing the conductive region on a semiconductor substrate having a conductive area.상기 절연막 및 콘택홀 표면을 따라 베리어 금속막을 형성하고, 상기 베리어 금속막 상부에 비정질 도전층을 형성한다. Forming the insulating film and the contact hole along the surface of the barrier metal film, and forming an amorphous conductive layer on the barrier metal film thereon.그후, 상기 결정립 조절층 상부에 핵생성층을 형성하고, 상기 핵생성층 상부에, 상기 핵생성층을 씨드로 하여 벌크 텅스텐층을 형성한다. Thereafter, forming the nucleation layer on the crystal grain controlling layer, and on top of the nucleation layer, the nucleation layer as a seed to form a tungsten bulk layer.

또한, 본 발명의 또 다른 실시예에 의하면, 도전 영역을 갖는 반도체 기판상에 상기 도전 영역을 노출시키는 콘택홀을 갖는 절연막을 형성한다음, 상기 절연막 및 콘택홀 표면을 따라 베리어 금속막을 형성한다. Further, according to still another embodiment of the present invention, a on a semiconductor substrate having a conductive region is formed an insulating film having a contact hole exposing the conductive area, and then, forming the insulating film and the surface of the barrier metal film in accordance with the contact hole.이어서, 상기 베리어 금속막 상부에 MOCVD 방식으로 비정질 도전층을 형성하고, 상기 결정립 조절층 상부에 핵생성층을 형성한다. Then, the barrier, and forming an amorphous conductive layer by MOCVD method on the metal film thereon, thereby forming a nucleation layer on the crystal grain controlling layer.상기 핵생성층 상부에, 상기 핵생성층을 씨드로 하여 벌크 텅스텐층을 형성한 후, 상기 벌크 텅스텐층 및 핵생성층을 소정 부분 패터닝하여 비트 라인을 형성한다.상 기 비정질 도전층은 TiN, TaN, WN 및 NbN막 중 선택되는 하나의 막임이 바람직하다. On top of the nucleation layer, and then to the nucleation layer as a seed to form a bulk tungsten layer to form the bit lines by patterning the bulk tungsten layer and the nucleation layer a predetermined portion. Phase-based amorphous conductive layer is TiN, to be a single membrane selected from TaN, NbN and WN film is preferred.

상기 베리어 금속막을 증착하는 단계는, 상기 절연막 및 콘택홀 표면에 Ti막을 증착하는 단계, 및 상기 Ti막 상부에 TiN막을 증착하는 단계를 포함한다. Depositing the barrier metal film includes a step, and the step of depositing TiN film on the Ti film above of depositing a Ti film on the insulating film and contact hole surface.이때, 상기 Ti막 및 TiN막은 CVD 방식으로 형성하는 것이 바람직하며, 인시튜 방식으로 형성할 수 있다. In this case, it is preferable to form the Ti film and the TiN film and the CVD method, it can be formed in-situ manner.

또한, 상기 베리어 금속막은 Ti막 단독으로 형성될 수 있다. Also, the barrier may be formed of a metal film Ti film alone.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. It will be described a preferred embodiment of the present invention on the basis of the accompanying drawings.그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. However, embodiments of the present invention may be modified in many different forms and is not to be in the range of the present invention is construed as being limited due to the embodiments set forth herein.본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. Embodiments of the invention that are provided in order to explain more fully the present invention to those having ordinary skill in the art.따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Therefore, the shape of elements in the drawings are exaggerated to emphasize will a more clear description, elements indicated by the same reference numerals in the drawings refers to the same element.

텅스텐층은 그 내부의 결정립 사이즈(grain size)에 의해 저항이 변화된다. Tungsten layer is the resistance is changed by the grain size of the interior (grain size).즉, 텅스텐층은 그의 결정립 사이즈가 클수록 저항이 감소된다. That is, the tungsten layer is the resistance is reduced the greater the size of its grain.텅스텐층의 결정립 사이즈는 텅스텐층의 핵생성층의 결정립 사이즈에 의존하고, 핵생성층의 결정립 사이즈는 하부막의 표면 거칠기에 의해 결정된다. The grain size of the tungsten layer is dependent on the grain size of the nucleation layer of the tungsten layer, the grain size of the nucleation layer is determined by the lower film surface roughness.하부막의 거칠기가 낮을수록, 즉 표면이 매끄러울수록 핵생성층의 결정립 사이즈가 증대되고, 반대로 표면이 거칠수록 핵생성층의 결정립 사이즈가 증대된다. The roughness of the lower layer is lower, i.e. more wool surface is smooth the grain size of the nucleation layer is increased, the more the surface roughness is increased contrast, the grain size of the nucleation layer.본 발명에서는 텅스텐층과 베리어 금속막 사이에 매끄러운 표면을 가지는 막, 예컨대 비정질 도전층을 개재한다. In the present invention, a film having a smooth surface between the tungsten layer and the barrier metal film, for example, through an amorphous conductive layer.비정질 도전층을 개재한 상태에서, 텅스텐의 핵생성층을 형성하면, 핵생성층은 비교적 큰 결정립 사이즈를 갖게 되고, 이에 따라 벌크 텅스텐층 역시 큰 결정립 사이즈를 갖게 된다. In the conductive layer through an amorphous state, forming a nucleation layer of tungsten nucleation layer is to have a relatively large grain size, so that the bulk tungsten layer is also have a large grain size.따라서, 저항을 증대시키지 않고도 텅스텐층의 두께를 감축시킬 수 있다. Therefore, it is possible without increasing the resistance reduces the thickness of the tungsten layer.

(실시예 1) (Example 1)

도 2에 도시된 바와 같이, 반도체 기판(100) 상부에 콘택 패드(110)를 갖는 제 1 층간 절연막(105)이 형성된다. As shown in Figure 2, a first interlayer insulating film 105 having contact pads 110 on a semiconductor substrate 100 it is formed.도면에 도시되지는 않았지만, 반도체 기판(100)과 제 1 층간 절연막(105) 사이에 게이트, 소오스, 및 드레인을 포함하는 모스 트랜지스터가 형성되어 있을 수 있고, 도면에 보여지는 콘택 패드(110)는 상기 드레인과 전기적으로 연결되어 있다. Although not shown in the figure, the semiconductor substrate 100 and the first and may be a MOS transistor between the interlayer insulating film 105, a gate, a source, and a drain is formed on contact pad 110, as shown in the figure is the drain and is electrically connected to.제 1 층간 절연막(105) 상부에 제 2 층간 절연막(115)을 증착하고, 콘택 패드(110)가 노출되도록 제 2 층간 절연막(115)의 소정 부분을 식각하여 콘택홀(H)을 형성한다. First depositing an interlayer insulating film 105, the second interlayer insulating film 115 on the top, and contact pad 110 is etched to a predetermined portion of the second interlayer insulating film 115 so as to be exposed to form a contact hole (H).

제 2 층간 절연막(115) 및 콘택홀(H)의 표면을 따라, 베리어 금속막(130)을 형성한다. 2 along the surface of the interlayer insulating film 115 and the contact hole (H), to form a barrier metal film 130.베리어 금속막(130)을 형성하는 단계는, Ti막(120)을 증착하는 단계와, TiN막(125)을 증착하는 단계로 구성될 수 있다. Forming a barrier metal film 130, may be of a depositing a Ti film 120, depositing a TiN film 125.Ti막(120) 및 TiN막(125)은 제 2 층간 절연막(115) 및 콘택홀(H)의 표면을 따라 콘포멀하게 증착될 수 있도록, CVD 방식으로 형성된다. Ti film 120 and TiN film 125 is to be deposited conformal over the surface of the second interlayer insulating film 115 and the contact hole (H), it is formed by a CVD method.이때, Ti막(120) 및 TiN막(125)을 형성하기 위한 베이스 가스로는 TiCl 4 가스가 이용될 수 있으며, Ti막(120) 및 TiN막(125)은 CVD 챔버내에서 인시튜(in-situ)로 증착할 수 있다. In this case, the base gas may be used in a TiCl 4 gas, the Ti film 120 and the TiN film 125 for forming the Ti film 120 and the TiN film 125 in-situ (in the CVD chamber in- It may be deposited in situ).

도 4a는 MOCVD 방식에 의한 TiN막을 결정립 조절층으로 사용한 경우, 결정립 조절층의 표면을 보여주는 SEM 사진이고, 도 4b는 TiCl4 가스를 이용하여 CVD 방식으로 형성된 TiN막을 보여주는 SEM 사진이다. Figure 4a is the case of using a grain controlling layer TiN film by the MOCVD method, a SEM photograph of the surface of the crystal grain control layer, Fig. 4b is a SEM photograph showing a TiN film formed by the CVD method using a TiCl4 gas.도 4a 및 도 4b에 의하면, 본 실시예와 같이 MOCVD 방식으로 TiN막을 형성하는 경우가 훨씬 매끄러운 표면을 가짐을 알 수 있다. Referring to Figure 4a and Figure 4b, it can be seen that has a much smoother surface when forming a TiN film by MOCVD method as in the present embodiment.

도 5a는 결정립 조절층(MOCVD 방식의 TiN막) 상부에 텅스텐층(핵생성층 및 벌크 텅스텐층)을 형성한 상태를 보여주는 SEM 사진이고, 도 5b는 베리어 금속막(TiCl4 가스를 이용하여 CVD 방식에 의해 형성된 Ti막/TiN막) 상부에 텅스텐 막을 형성한 상태를 보여주는 SEM 사진이다. Figure 5a grain controlling layer (TiN film of MOCVD method) and the upper tungsten layer SEM photograph showing a state to form a (nucleation layer and the bulk tungsten layer), Figure 5b is a barrier metal film (CVD method using a TiCl4 gas Ti film / TiN film) is formed by a SEM photograph showing a state in which a tungsten film is formed on top.도 5a 및 도 5b에서와 같이, 본 실시예와 같이 매끄러운 표면을 갖는 결정립 조절층(MOCVD 방식의 TiN막) 상부에 형성된 텅스텐층은 도 5b의 텅스텐층에 비해 비교적 큰 결정립을 가짐을 알 수 있다. As shown in Figures 5a and 5b, the tungsten layer formed on the grain controlling layer (TiN film of MOCVD method) having a smooth surface of the top as in the present embodiment, it can be seen that has a relatively large crystal grain relative to the tungsten layer of FIG. 5b .

또한, 도 6은 텅스텐층의 두께 따른 면저항(sheet resistance)을 나타낸 그래프로서, 그래프의 ○은 본 실시예에 따른 텅스텐층의 비저항을 나타내고, ■은 종래 기술에 따른 텅스텐층의 비저항을 나타낸다. Further, Figure 6 is a graph showing the thickness of the surface resistance (sheet resistance) according to the tungsten layer, the graph ○ represents the specific resistance of the tungsten layer in accordance with this embodiment, ■ represents the specific resistance of the tungsten layer in accordance with the prior art.도 6에 의하면, 본 실시예와 같이 결정립 조절층(135)을 개재한 상태에서 텅스텐층(150)을 약 550Å 정도 증착하면, 텅스텐층은 약 2.3 Ω/㎠의 면저항을 보이는 반면, 종래와 같이 베리어 금속막 상부에 텅스텐층을 약 550Å에서 약 3Ω/㎠ 이상의 면저항을 보임을 알 수 있다. Referring to Figure 6, the tungsten layer 150 in a state of interposing the grain control layer 135 as in the present embodiment, when the deposition about 550Å, a tungsten layer, while showing a sheet resistance of about 2.3 Ω / ㎠, as in the prior art the barrier metal film can be seen that the top visible to about 550Å in a sheet resistance of at least about 3Ω / ㎠ tungsten layer.한편, 본 실시예의 경우, 텅스텐층(150)의 두께가 450Å일 경우, 약 3Ω/㎠의 저항을 나타내고, 종래 기술의 경우, 텅스텐층의 두께가 550Å일 경우, 약 3Ω/㎠의 저항을 나타내었다. On the other hand, when the case of this embodiment, the thickness of the tungsten layer (150) 450Å, denotes a resistance of about 3Ω / ㎠, the conventional case, if the thickness of the tungsten layer 550Å, indicated a resistance of about 3Ω / ㎠ It was.결과적으로, 본 실시예의 경우 면저항 특성에 있어서 우수하므로, 동일한 저항을 구현할 때, 텅스텐층의 두께를 감소시킬 수 있다. As a result, in this embodiment, so excellent in surface resistance characteristic, in the implementation of the same resistance, it is possible to reduce the thickness of the tungsten layer.

또한, 도 7은 텅스텐층의 두께에 따른 RI(reflective index)를 나타낸 그래프로서, 그래프의 ○은 본 실시예에 따른 텅스텐층의 RI를 나타내고, ■은 종래 기술에 따른 텅스텐층의 RI를 나타낸다. Further, Figure 7 is a graph showing the RI (reflective index) according to the thickness of the tungsten layer, the graph ○ represents the RI of the tungsten layer in accordance with this embodiment, ■ represents the RI of the tungsten layer in accordance with the prior art.도 7에 의하면, 텅스텐층의 두께가 약 550Å 일때, 본 실시예의 텅스텐층의 RI는 약 74%를 나타내는 반면, 종래 기술에 따른 텅스텐층의 RI는 약 66%를 나타낸다. According to Fig. 7, when the thickness of the tungsten layer of about 550Å, while the RI example tungsten layer of this embodiment showing an approximately 74%, RI of the tungsten layer in accordance with the prior art shows an approximately 66%.본 실시예에 의해 형성된 텅스텐층은 상술한 바와 같이 비교적 큰 결정립 사이즈를 가지므로, RI가 상대적으로 증대되는 것이다. Tungsten layer formed by the present embodiment, because of the relatively large grain size, as described above, to which RI is relatively increased.여기서, RI는 결정립 사이즈를 예측할 수 있는 변수로서, RI가 클수록 결정립 사이즈가 큼을 예측할 수 있다. Wherein, RI may be predicted as a parameter for predicting the grain size, the grain size is great higher the RI.

또한, 실험치에 따르면, 텅스텐층의 비저항에 있어서도 확연한 차이를 보인다. Also, according to experimental data, it is showing a notable difference even in the specific resistance of the tungsten layer.즉, 본 실시예와 같이 형성된 텅스텐층은 약 603Å의 경우, 13.01μΩ·㎝의 비저항을 보이는 한편, 종래 기술과 같이 형성된 텅스텐층은 약 560Å의 경우, 17.38μΩ·㎝의 비저항을 보였다. That is, the tungsten layer formed as in the present embodiment, in the case of about 603Å, exhibit specific resistance of 13.01μΩ · ㎝ the other hand, the tungsten layer formed as in the prior art in the case of approximately 560Å, show a specific resistance of 17.38μΩ · ㎝.

본 실시예에 의하면, 매끄러운 표면을 갖는 결정립 조절층 상부에 텅스텐층을 성장시키므로써, 텅스텐층의 결정립 크기를 증대시켜, 텅스텐층의 저항을 낮출 수 있다. According to the present embodiment, because write growing a tungsten layer on the crystal grain control layer having a smooth surface, by increasing the grain size of the tungsten layer, it is possible to lower the resistance of the tungsten layer.이에 따라, 텅스텐층의 두께를 감소시킬 수 있어, 비트 라인 로딩 캐패시턴스를 줄일 수 있다. This makes it possible to reduce the thickness of the tungsten layer, it is possible to reduce the bit line load capacitance.이에 대하여 도 8을 통하여 보다 자세히 설명하면, 비트 라인(150)은 그 측면 및 상면에 절연막(160,165)으로 둘러싸여져 있으며, 비트 라인(150) 사이의 공간에 소오스와 전기적으로 연결되는 콘택 패드(110a)와 콘택되는 스토리지 노드 콘택 플러그(170)가 형성된다. Thus if for more detail through FIG. 8, the bit line 150 is the side and are turned on the upper surface surrounded by an insulating film (160 165), the bit line 150, the contact pad (110a serving as the source and electrically connected to the space between the a) with a storage node contact plug 170 is the contact is formed.비트 라인(150)과 스토리지 노드 콘택 플러그(170)는 절연막(165)을 사이에 두고 오버랩되어, 기생 캐패시턴스가 발생된다. Bit lines 150 and the storage node contact plug 170 overlap, sandwiching an insulating film 165, a parasitic capacitance is generated.이때, 본 실시예와 같이 매끄러운 표면을 갖는 결정립 조절층을 비트 라인(텅스텐층) 하단에 개재하게 되면, 저항을 증대시키지 않고도 비트 라인의 두께를 감축시킬 수 있어, 비트 라인(150)과 스토리지 노드 콘택 플러그(170)간의 오버랩 면적(180)을 줄일 수 있다. At this time, when it through the grain controlling layer having a smooth surface as in the present embodiment, the bottom of bit line (tungsten layer), it is possible to reduce the thickness of the bit line without increasing the resistance, the bit line 150 and the storage node It can reduce the overlapping area 180 between the contact plug 170.결과적으로 비트 라인 로딩 캐패시턴스를 줄일 수 있다. It can as a result reduce the bit line load capacitance.

또한, 베리어 금속막 상부에 비정질 상태의 결정립 조절층이 더 형성되므로, 불순물 확산 방지하는 능력이 더욱 개선된다. In addition, since the barrier metal film above the grain controlling layer in an amorphous state is further formed on, the ability of preventing impurity diffusion is further improved.즉, 텅스텐층(비트 라인)의 불순물 및 수분은 베리어 금속막의 결정립계를 따라 하부에 존재하는 막으로 전달된다. That is, the impurities and the water of the tungsten layer (bit line) is transferred to the film existing in the lower portion along the grain boundaries, the barrier metal film.본 실시예와 같이, 텅스텐층과 베리어 금속막 사이에 결정립계가 존재하지 않는 비정질 상태의 결정립 조절층(135)이 개재됨에 따라, 불순물 및 수분의 확산을 보다 감소할 수 있다. As in the present embodiment, as the tungsten layer and the crystal grains in an amorphous state control layer 135 is disposed does not have grain boundaries present between the barrier metal film, it is possible to reduce more the diffusion of impurities and moisture.이에 따라, 베리어 금속막의 확산 베리어 특성이 개선된다. Accordingly, the barrier metal film are improved diffusion barrier characteristics.

(실시예 2) (Example 2)

이하, 본 발명의 실시예 2를 설명한다. Hereinafter, a description will be given of an embodiment 2 of the present invention.실시예 2는 실시예 1과 베리어 금속막(130)을 형성하는 공정까지는 동일하므로, 그후의 공정에 대하여만 설명하도록 한다. Example 2 is the same up to the step of forming the Example 1, a barrier metal film 130, so as to only be described in a subsequent step.

이하 도 10을 참조하여 본 발명의 실시예 3을 설명하도록 한다. With reference to Fig. 10 will be described in the third embodiment of the present invention.실시예 3은 실시예 1의 콘택홀(H) 형성공정 까지는 동일하므로, 후속의 공정에 대하여만 설명하도록 한다. Example 3 is the same up to the contact hole (H) formed in the process of Example 1 except that only described in a subsequent process.

도 10에 도시된 바와 같이, 콘택홀(H) 및 제 2 층간 절연막(115) 상부에 베리어 금속막으로서 Ti막(120)을 공지의 CVD 방식으로 형성한다음, Ti막(120) 상부에 결정립 조절층(135)을 형성한다. A contact hole (H) and the second interlayer insulating film 115 as an upper barrier metal film in the formation of the Ti film 120 by the CVD method well-known, then the crystal grains on the upper Ti film 120 as shown in FIG. 10 to form a controlled layer 135.결정립 조절층(135)으로는 비정질 도전층 예컨대, MOCVD 방식에 의한 TiN막이 이용될 수 있고, 결정립 조절층(135)은 후속의 텅스텐층의 결정립을 조절함과 동시에, 상기 Ti막(120)과 함께 베리어 금속막(130a)의 역할을 수행한다. Grain controlling layer 135, as for example amorphous conductive layer, may be TiN film is used by the MOCVD method, the grain controlling layer 135 may also control the crystal grains of the subsequent tungsten layer and at the same time, the Ti film 120 and the together functions as a barrier metal film (130a).이러한 결정립 조절층(135)은 상기한 실시예와 같이 비정질 상태로 형성되므로 그 표면이 매끄럽다. These grain controlling layer 135 is a smooth surface that is formed in an amorphous state as shown in the above embodiment.

베리어 금속막(130a), 특히 MOCVD 방식의 TiN으로 된 결정립 조절층(135) 상부에 희생 실리콘층(도시되지 않음) 및 핵생성층(140)을 형성한다. To form a barrier metal film (130a), in particular (not shown) controlled by the crystal grains of the MOCVD method TiN layer 135 is sacrificial in the upper silicon layer and the nucleation layer 140.핵생성층(140)은 매끄러운 표면을 갖는 결정립 조절층(135)에 의하여 비교적 큰 결정립을 갖도록 형성된다. Nucleation layer 140 is formed to have a relatively large crystal grain by grain control layer 135 having a smooth surface.핵생성층(140)을 씨드로 하여, 핵생성층(140) 상부에 벌크 실리콘층(145)을 상술한 실시예 1과 동일한 방식으로 증착한다. Nucleation and the layer 140 as a seed, nucleation layer 140 is deposited in the same manner as in Example 1 above the top of the bulk silicon layer 145 on.그후, 벌크 실리콘층(145) 및 핵생성층(140)을 패터닝하여 비트 라인(150)을 형성한다. Then, by patterning the bulk silicon layer 145 and a nucleation layer 140 to form a bit line 150.

본 발명은 비단 비트 라인에 한정되는 것은 아니고, 저저항 텅스텐층이 적용되는 기술에는 모두 적용 가능하다. The present invention is not limited to the non-single bit line, and is applicable to both, the technology that is the low-resistance layer of tungsten applied.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 베리어 금속막과 비트 라인용 텅스텐 금속막 사이에 텅스텐 금속막의 결정립 사이즈를 증대시킬 수 있도록 매끄러운 표면을 갖는 비정질 도전층을 개재한다. As it described in detail above, according to the present invention, through the amorphous conductive layer having a smooth surface so as to increase the crystal grain size of the tungsten metal layer between the barrier metal film and the bit lines for a tungsten metal film.

매끄러운 표면을 갖는 비정질 도전층 개재로, 텅스텐층의 핵생성층 및 핵생성층을 씨드로 하여 형성되는 벌크 텅스텐층이 모두 큰 결정립 사이즈를 갖도록 형성됨에 따라, 벌크 텅스텐층의 저항을 감소시킬 수 있다. By interposing an amorphous conductive layer having a smooth surface, it is possible to reduce the resistance of the bulk tungsten layer according to the formed bulk tungsten layer formed by the nucleation layer and the nucleation layer of the tungsten layer in the seed both have a large grain size .이에 따라, 비트 라인용 벌크 텅스텐층의 두께를 감소시켜도 저항의 증대를 방지할 수 있어서, 비트 라인과 이후 형성될 스토리지 노드 콘택 플러그간의 오버랩 면적을 줄일 수 있다. Accordingly, it is possible to reduce even prevent an increase in resistance to the thickness of the tungsten bulk layer for the bit line, it is possible to reduce the overlap area between the bit line and storage node contact plug to be formed later.그러므로, 비트 라인 로딩 캐패시턴스가 감소되어, 메모리 소자의 센싱 특성을 개선할 수 있다. Therefore, the bit line load capacitance is reduced, it is possible to improve the sensing characteristics of the memory element.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다. Above has been described as the preferred embodiment the invention, for example in detail, the present invention is not limited to the above embodiment, it is various modifications is possible by those of ordinary skill in the art within the scope of the technical concept of the present invention .