그런데, 버퍼부(14)는 제어신호생성부(12)와 ODT 출력드라이버(20) 사이의 물리적 거리가 멀어 노이즈에 의해 제어신호의 전원레벨 떨어지는 것을 보완하기 위한 것으로, 제어신호 생성부(12)와 ODT 출력드라이버(20) 사이의 거리가 짧다면 필요하지 않은 구성요소이다. However, the buffer unit 14 is intended to compensate that the physical distance between the control signal generator 12 and the ODT output driver 20 away falling power level of the control signal due to noise, the control signal generator 12 and ODT are components that do not require the distance between short side output drivers (20).

한편, ODT 출력드라이버(20)가 구비하는 출력드라이버(22, 24, 26)는 모든 출력노드가 공통으로 묶여있기 때문에, 각 출력드라이버(22, 24, 26)가 출력노드에 병렬 연결된 형태를 갖는다. On the other hand, ODT output driver 20 is provided with an output driver (22, 24, 26) which has a parallel-connected form in all of the output node is, because it is enclosed in a common, each output driver (22, 24, 26) output node, .따라서, 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)에 따라 턴온된 출력드라이버의 수가 많아질 수록 병렬 연결되는 저항 수가 증가하는 것이므로 터미네이션-저항값이 작아지며, 반대로 턴온된 출력드라이버의 수가 적어질 수록 터미네이션-저항값은 커진다. Thus, the control signal (ODT_PU <1: 3>, ODT_PD <1: 3>) The more the number of turns on the output driver to be in accordance with Since the increase in the number of resistors in parallel connection termination - the resistance value becomes smaller, whereas the turn-on output the more the number of write drivers termination-resistance value is increased.

이어, 제어신호 생성부(12)는 EMRS에 50 Ω이 설정된 경우 ODT 출력드라이버(20)가 모두 턴온되도록 제어신호(ODT_PU<1：3>, ODT_PD<1：3>)를 모두 활성화시킨 다. Next, the control signal generating unit 12 is set is 50 Ω in EMRS ODT control signal to be output driver 20 are all turned on (ODT_PU <1: 3>, ODT_PD <1: 3>) of the which are enabled.또한, 75Ω이 설정된 경우에는 3개의 출력드라이버(22, 24, 26) 중 출력 드라이버 2개만이 턴온되도록 해당 제어신호(ODT_PU<1：2>, ODT_PD<1：2>)를, 150Ω이 설정된 경우에는 출력 드라이버 1개만이 턴온되도록 해당 제어신호(ODT_PU<1>, ODT_PD<1>)를 활성화시킨다. In the case 75Ω is set to applicable such that during output driver only two turning on three output driver (22, 24, 26) control signals if the (ODT_PU <1:: 2>, ODT_PD <2 1>), 150Ω is set It has to activate the corresponding control signal (ODT_PU <1>, ODT_PD <1>) to be turned on and the output driver be only one.

한편, JEDEC에서는 이러한 온 다이 터미네이션이 갖는 터미네이션-저항값에 대한 오차범위와, 출력신호의 전압레벨의 오차범위에 대해 각각 규정하고 있다. On the other hand, the termination having such on-die termination in JEDEC - are defined for each tolerance error range, and a voltage level of the output signal for a resistance value.

제1 출력드라이버(110)는 풀업-제어신호 ODT_PU<1>에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버(PM1)와, 풀업-드라이버(PM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>에 응답하여 출력노드를 풀다운 구동하기 위한 풀다운-드라이버(NM1)와, 풀다운-드라이버(NM1)와 출력노드 사이에 위치하여 출력신호의 선형성을 유지시키기 위한 풀다운-저항(R2)을 구비한다. A first output driver 110 includes a pull-up - in response to a control signal ODT_PU <1> pull-up to drive the output node pull-up - the driver (PM1) and output the output signal is located between node and drivers (PM1), a pull-up and the resistor (R1), the pull down-pull up for keeping the linearity and the driver (NM1), a pull-down-control signal ODT_PD <1> in response to the pull-down for driving the output node pull-down driver (NM1) between the output node position to the pull-down to maintain the linearity of the output signal includes a resistance (R2).

언급한 제1 출력드라이버(110)를 트랜지스터 레벨로 다시 살펴보면, 풀업-제어신호 ODT_PU<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VDDQ에 접속된 PMOS트랜지스터(PM1)와, PMOS트랜지스터(PM1)의 드레인단과 출력노드 사이에 연결된 풀업-저항(R1)과, 풀다운-제어신호 ODT_PD<1>를 게이트 입력으로 가지며 자신의 소스단이 전원전압 VSSQ에 접속된 NMOS트랜지스터(NM1)와, NMOS트랜지스터(NM1)의 드레인단과 출력노드 사이에 연결된 풀다운-저항(R2)을 구비한다. Mentioned first output driver (110) to look back to the transistor level, the pull-up-and control signal ODT_PU <1> a PMOS transistor (PM1) connected to have as a gate input to its source stage, the power voltage VDDQ, PMOS transistor ( pull-up connected to the drain end and the output node of the PM1) - resistance (R1) and a pull-down-and an NMOS transistor (NM1) connected to the control signal ODT_PD has an <1> as a gate input their source end, the power supply voltage VSSQ, NMOS It includes a resistance (R2) - pull-down is connected to the drain end and the output node of the transistor (NM1).

이때, 출력신호(ODT_OUT)의 레벨이 기준전압(Vref)보다 낮으면, 제1 레벨 감지부(220)는 풀업-감지신호(dtc_pu)의 전원레벨을 낮추므로서 제어신호 생성부(340)가 이전 보다 많은 수의 풀업-제어신호(ODT_PU<1：9>)를 활성화시키도록 한다. At this time, if the level of the output signal (ODT_OUT) lower than the reference voltage (Vref), a first level sensor 220 is a pull-up-detection signal up control signal generation unit 340 lowers the power level of the (dtc_pu) is and so as to enable: (ODT_PU <9 1>) control signal, a large number of pull-up than before.그리고 제2 레벨 감지부(240)는 풀다운-감지신호(dtc_pd)의 전원레벨을 낮추므로 제어신호 생성부(340)가 이전 보다 적은 수의 풀다운-제어신호(ODT_PD<1：9>)를 활성화시키도록 한다. And the second level detection unit 240 is a pull-down-control signal-detection signal (dtc_pd) down, so the control signal generation section 340 is a number less than the previous pull-down the power level of: activating (ODT_PD <1 9>) and to.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited by the embodiments described above and the accompanying drawings, it is that various changes and modifications may be made without departing from the scope of the present invention in the art got to those of ordinary skill will be obvious.

전술한 본 발명은 레벨감지부를 통해 출력신호의 전원레벨를 감지하여 복수의 ODT 출력드라이버의 턴온 개수를 조절하므로서, PVT 변동 시에도 이에 상관없이 JEDEC 스펙을 만족시킬 수 있어 칩의 수율을 향상시킨다. The present invention described above is hameuroseo adjusting the number of turns on ODT plurality of output drivers to detect rebelreul power of the output signal through the level-detection, the PVT meet the JEDEC specifications even regardless of this variation upon it to increase the yield of chip.

사용자의 설정 및 상기 레벨 감지수단의 출력신호에 응답하여 상기 복수의 출력드라이버 중 소정 개수를 턴온시키기 위한 제어수단을 포함하며, To the user's settings and in response to the output signal of the level sensing means comprises a control means for turning on a predetermined number of the plurality of output drivers,

해당 풀다운-제어신호를 게이트 입력으로 가지며 자신의 소스단이 제2 전원전압에 접속된 제1 NMOS트랜지스터; The pull-down - has a control signal input to the gate of the NMOS transistor 1 is connected to its source end to a second power supply voltage;및 And

상기 제1 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 풀다운-저항 Pull-down is connected to the drain end and the output node of the first NMOS transistor 1 - Resistance

상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀업-드라이버의 제어를 위한 풀업-감지신호를 생성하기 위한 제1 레벨 감지부; A first level detector for generating a detection signal by detecting a level of the output signal of the ODT in the pull-up output driver - a pull-up for the control of the driver;

상기 출력신호의 레벨을 감지하여 상기 ODT 출력드라이버 내 풀다운-드라이버의 제어를 위한 풀다운-감지신호를 생성하기 위한 제2 레벨 감지부; In the pull-down by detecting the level of the output signal of the ODT output driver pull-down for the control of the driver - a second level detector for generating a detection signal;및 And

파워업신호와, EMRS-셋팅신호에 응답하여 상기 제1 및 제2 레벨 감지부를 구 동시키기 위한 구동제어부 And a drive control unit for the power-up signal, in response to EMRS- setting signal to the first 1 and the second level detection unit, obtain the same

상기 제1 레벨감지부 내 차동 감지증폭기는, It said first level sensor in a differential sense amplifier,

상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제1 전류원 트랜지스터와, And a first current source transistor for supplying a bias current in response to the control signal,

상기 제1 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제1 차동 입력트랜지스터와, And the first differential input transistors coupled to said first current source transistor, the voltage of the reference voltage and the output signals in a differential input,

상기 구동제어신호에 응답하여 바이어스 전류를 공급하기 위한 제2 전류원 트랜지스터와, And a second current source transistor for supplying a bias current in response to the control signal,

상기 제2 전류원 트랜지스터에 접속되며, 상기 기준전압과 상기 출력신호의 전압을 차동 입력으로 하는 제2 차동 입력트랜지스터와, And a second differential input transistor to the reference voltage and the voltage of the output signal as a differential input coupled to said second current source transistor,

상기 구동제어부는 상기 파워업신호를 셋신호로, 상기 EMRS-셋팅신호를 리셋신호로 갖는 RS래치로 구현되는 것을 특징으로 하는 온 다이 터미네이션 회로를 구비하는 반도체메모리소자. The drive control unit includes a semiconductor memory device having an on-die termination circuit, characterized in that a set signal to the power-up signal, which is implemented for the EMRS- setting signal to the RS latch having a reset signal.