G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor

G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency

G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate

G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically

Abstract

Translated from Korean

본원은 메모리 디바이스들에서 임계 전압 변화들을 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. Herein comprise the methods for processing the threshold voltage changes in the memory devices, devices, and systems.다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. A number of embodiments and a control circuit having a coupling to the array and the array of memory cells to a sensing circuit.제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 결정된 변화들에 기초하고 레퍼런스 셀들을 사용하지 않고 감지 회로를 조정하도록 구성된다. The control circuit is configured to determine a change in the threshold voltage (Vt) associated with the memory cells without using a reference cell, and based on the determined change and without using the reference cell to adjust the sensing circuit.

2개의 흔한 타입의 플래시 메모리 어레이 아키텍처들은, 소위 각각의 기본 메모리 셀 구성이 배열되는 논리 형태에 대한 "NAND" 및 "NOR" 아키텍처들이다. The two most common types of Flash memory array architectures, are the "NAND" and "NOR" architectures for the logical form in which the so-called array each basic memory cell configuration.NAND 어레이 아키텍처는 그것의 메모리 셀들의 어레이를 매트릭스로 배열하여서, 어레이의 "로우(row)"에서의 각 메모리 셀의 컨트롤 게이트들은, 당업계에서 "워드 라인"으로서 일반적으로 칭하는 액세스 라인에 커플링된다(일부 경우들에서는 형성한다). NAND array architecture hayeoseo arranging the array of its memory cells in a matrix, the control gates of the memory cells in the "low (row)" of arrays, coupled to the access line commonly referred to as "word line" in the art It is (are formed in some cases).그러나, 각 메모리 셀은 그것의 드레인에 의해 (당업계에서 디지트 라인, 예를 들어, 비트 라인으로서 일반적으로 칭하는) 데이터 라인에 직접적으로 커플링되지 않는다. However, each memory cell is not directly coupled to a ring (generally referred to as digit lines, for example, as a bit line in the art), a data line by its drain.대신에, 어레이의 메모리 셀들은 공통 소스와 데이터 라인 사이, 소스-드레인으로 직렬로 함께 커플링되고, 여기서, 특정한 데이터 라인에 공통적으로 커플링된 메모리 셀들을 "컬럼(column)"으로서 칭한다. Instead, the memory cells of the array are between the common source and the data line, the source-coupled together in series with the drain, wherein the commonly-coupled memory cells to a particular data line is referred to as a "column (column)".

플래시 메모리 셀들이 시간에 걸쳐 프로그래밍, 감지, 및 소거 사이클들을 겪기 때문에, 메모리 셀들의 전하 축적 노드상에 저장된 전하, 예를 들어, 임계 전압(Vt)이 변화할 수 있고, 이것은 메모리 셀의 잘못된 감지를 발생시킬 수 있다. Since the flash memory cells are undergoing programming, sensing, and erase cycles over time, the charge stored on the charge storage nodes of the memory cells, for example, a threshold voltage (Vt) can be changed, this wrong detection of the memory cell the can occur.즉, 셀에 대해 수행된 감지 동작 동안 메모리 셀의 결정된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. In other words, the determined state of the memory cell while the sense operation is performed for the cell may be a status other than the cell is programmed state.메모리 셀의 Vt에서의 변화들을 트랙킹하고/하거나 보상하는 일 접근방식은, 메모리 셀에 대한 감지 동작, 예를 들어, 판독 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. One approach to tracking a change in the Vt of the memory cell and / or compensation, and may include the use of sensing, for example, for the reference cell, the read of the memory cell.그러나, 레퍼런스 셀의 사용은 메모리 어레이의 영역을 증가시킬 수 있고, 어레이에서 메모리 셀들의 분량을 감소시킬 수 있고/있거나, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다. However, the use of the reference cell can increase the area of ​​the memory array, from array to reduce the amount of memory cells, and / or, it is possible to increase the amount of circuitry associated with the memory device.

본원은 메모리 디바이스들에서 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. Herein it includes the method for processing a threshold voltage change in the memory devices, devices, and systems.다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. A number of embodiments and a control circuit having a coupling to the array and the array of memory cells to a sensing circuit.제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 변화들에 기초하여 감지 회로를 조정하도록 구성된다. The control circuit is configured to determine a change in the threshold voltage (Vt) associated with the memory cells without the use of reference cells, and adjusting a detection circuit on the basis of the determined change without using a reference cell.

본원의 실시예들은 레퍼런스 셀을 사용하지 않고 다수의 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 Vt 변화들에 기초하여 다수의 메모리 셀들의 상태를 감지하기 위해 사용된 전압(들)을 조정하고/하거나 조정된 전압들을 사용하여 다수의 메모리 셀들의 상태를 감지하기 위해 사용될 수 있다. The present embodiment are the states of the plurality of memory cells based without using a reference cell to a plurality of determined determine the change in the threshold voltage (Vt) associated with memory cells and, without using a reference cell Vt changes adjusting the voltage (s) used to detect and / or use of a regulated voltage and can be used to detect the status of a plurality of memory cells.예를 들어, 본원의 실시예들은 레퍼런스 셀을 사용하지 않고 메모리 디바이스들에서의 임계 전압 변화, 예를 들어, 시프트를 트랙킹하고/하거나 보상하기 위해 사용될 수 있다. For example, embodiments of the present example can be used to track and / or to compensate for the threshold voltage change, for example, a shift in the memory devices without the use of a reference cell.임계 전압 변화들에 대한 트랙킹 및/또는 보상은 다른 이점들 중에서, 증가된 신뢰도, 예를 들어 감소된 에러 레이트, 및/또는 증가된 메모리 디바이스 수명과 같은 이점들을 제공할 수 있다. Tracking, and / or compensation for the threshold voltage variation may provide advantages, among other advantages, the increased reliability, e.g., reduced error rates, and / or increased life of the memory device.

본원의 아래의 상세한 설명에서, 본원의 일부를 형성하고, 본원의 다수의 실시예들이 어떻게 실시될 수도 있는지의 예시로서 도시되는 첨부한 도면들에 대해 참조가 이루어진다. In the specification of the present application under the, and forms part of the present application, reference is made to the accompanying drawings shown as an example of how that might be a number of embodiments of the present embodiment.이들 실시예들은 당업자가 본원의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되고, 다른 실시예들이 활용될 수도 있고, 프로세스, 전기적 및/또는 구조적 변화들이 본원의 범위를 벗어나지 않고 이루어질 수도 있다는 것이 이해된다. Is that these embodiments are described in sufficient detail to enable those skilled in the art to practice the embodiments of the invention, and other embodiments may be utilized, the process, electrical and / or structural changes may be made without departing from the scope of the present It is understood.

여기에서 사용되는 바와 같이, "다수의" 무엇은 하나 이상의 것들을 칭할 수 있다. As used herein, what "multiple" can be referred to one or more things.예를 들어, 다수의 메모리 디바이스들은 하나 이상의 메모리 디바이스들을 칭할 수 있다. For example, the number of memory devices may be referred to one or more memory devices.추가로, 특히 도면들에서 참조 부호들과 관련하여 여기에 사용되는 바와 같은 지시자들 "N" 및 "M"은, 그렇게 지정된 다수의 특정한 특징이 본원의 다수의 실시예들과 포함될 수 있다는 것을 나타낸다. Furthermore, particularly with in the figures related to the reference numerals indicator of "N" and "M", as used herein, it is that a number of particular features specified indicates that may be included with embodiments of the plurality of the present .

여기에서의 도면들은, 제 1 디지트 또는 디지트들이 도면 번호에 대응하고 나머지 디지트들이 도면에서의 엘리먼트 또는 컴포넌트를 식별하는 넘버링 규정에 따른다. Figures herein are, the first digit or digits correspond to the figure number and the remaining digits to be in accordance with the numbering rules to identify an element or component in the drawing.상이한 도면들 사이의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 디지트들의 사용에 의해 식별될 수도 있다. Similar elements or components between different figures may be identified by the use of similar digits.예를 들어, 110은 도 1에서 엘리먼트 "10"을 참조할 수도 있고, 유사한 엘리먼트가 도 2에서 210으로서 참조될 수도 있다. For example, 110 may also refer to an element "10" in Figure 1, it may be referred to as the like elements 210 in FIG.이해되는 바와 같이, 여기에서의 다양한 실시예들에 나타낸 엘리먼트들은 본원의 추가의 실시예들을 제공하기 위해 추가되고, 교환되고/되거나 제거될 수 있다. As will be appreciated, elements shown in the various embodiments herein can be added and, exchanged and / or removed to provide a further embodiment of the present application.또한, 이해되는 바와 같이, 도면들에 제공된 엘리먼트들의 비율 및 상대적 스케일은 본원의 실시예들을 예시하도록 의도되고, 제한하는 관점으로 취해져서는 안된다. In addition, the proportion and the relative scale of the elements provided in the figures, as will be understood should not be taken as a point of view is intended to illustrate embodiments of the invention, limited.

당업자가 이해하는 바와 같이, 선택된 워드 라인, 예를 들어, (105-1, ..., 105-N)에 커플링된 셀들의 서브세트들이 그룹으로서 함께 프로그램 및/또는 감지될 수 있고, 예를 들어, 판독될 수 있다. As those skilled in the art will understand, the selected word line, for example, (105-1, ..., 105-N) coupled can be programmed and / or detected with a group are a subset of the cells, for example, in example, can be read.프로그래밍 동작, 예를 들어, 기록 동작은 여기에서 더 설명되는 바와 같이, 선택된 액세스 라인에 커플링된 선택된 셀들의 임계 전압(Vt)을 원하는 프로그램 상태에 대응하는 원하는 프로그램 전압 레벨로 증가시키기 위해 다수의 프로그램 펄스들, 예를 들어, 16V - 20V를 선택된 워드 라인에 인가하는 것을 포함할 수 있다. Programming operation, for example, a write operation, as further described herein, a number of in order to increase the threshold voltage (Vt) of the coupling the selected cell on the selected access lines to the desired target program voltage level corresponding to the program state the program pulse, for example, 16V - may include applying a 20V to the selected word line.

판독 또는 프로그램 검증 동작과 같은 감지 동작은, 선택된 셀의 상태를 결정하기 위해 선택된 셀에 커플링된 비트 라인의 전압 및/또는 전류 변화를 감지하는 것을 포함할 수 있다. Sensing operation, such as a read or a program verify operation can be included to detect the coupling voltage and / or current changes in the ring bit line to the selected cell to determine the state of the selected cell.예를 들어, 선택되지 않은 셀들의 임계 전압에 관계없이 선택되지 않은 셀들을 도전 상태에 배치하는데 충분한 다수의 전압들, 예를 들어, 통과 전압("Vpass")에서 스트링의 선택되지 않은 셀들에 커플링된 워드 라인들을 바이어싱하는 반면, 선택된 셀의 상태를 감지하는 것은 다수의 감지 전압들, 예를 들어, 판독 전압들("Vread")을 선택된 워드 라인에 인가하는 것을 포함할 수 있다. For example, to place the non-selected regardless of the threshold voltage of an unselected cell, the cell in the conductive condition sufficient number of voltage, for example, coupled to the non-selected cells of the string in the pass voltage ( "Vpass") while biasing the word line ringdoen, it is to sense the state of the selected cell, a plurality of sensing voltage, for example, may include applying a read voltage to the ( "Vread") to the selected word line.판독 및/또는 검증된 선택된 셀에 대응하는 비트 라인은, 선택된 셀이 선택된 워드 라인에 인가된 특정한 감지 신호에 응답하여 도전하는지 여부를 결정하도록 감지될 수 있다. Then the corresponding bit line to the read and / or probe selected cell, the selected cell can be detected to determine whether conductive in response to a particular detected signal is applied to the selected word line.예를 들어, 선택된 셀의 상태는, 비트 라인 전류가 특정한 상태와 관련된 특정한 레퍼런스 전류에 도달하는 워드 라인 전압에 의해 결정될 수 있다. For example, the state of the selected cell, the bit line current can be determined by the word line voltage to reach a certain reference current associated with a particular condition.

선택된 셀의 감지 동작 동안 사용된 감지 전압들, 예를 들어, Vread는 선택된 셀의 잠재적인 Vt에 기초할 수 있다. The detected voltage used for the sensing operation of the selected cell, e.g., Vread may be based on a potential Vt of the selected cell.예를 들어, 선택된 셀의 프로그램 상태들 중 하나와 관련된 Vt와 관련된 전압이 Vread로서 사용될 수 있다. For example, the voltage associated with the Vt associated with one of the programmed state of the selected cell can be used as Vread.선택된 셀의 프로그램 상태들 중 하나와 관련된 Vt와 관련된 전압은, 예를 들어, 여기에서 더 설명되는 바와 같이, 평균 Vt, Vt 분포, 및/또는 Vt 분포 폭을 포함할 수 있다. Program voltage associated with the Vt associated with one of the state of the selected cell, e.g., as further described herein, may comprise the average Vt, Vt distribution, and / or the Vt distribution width.

당업자가 이해하는 바와 같이, NAND 스트링에서 선택된 메모리 셀에 대해 수행된 감지 동작에서, 스트링의 선택되지 않은 메모리 셀들은 도전 상태에 있도록 바이어싱된다. As those skilled in the art will understand, in a sensing operation performed on a selected memory cell in the NAND string, the unselected memory cells of the string are biased to be in the conductive state.이러한 감지 동작에서, 선택된 셀의 상태는 스트링에 대응하는 비트 라인에 대해 감지된 전류 및/또는 전압에 기초하여 결정될 수 있다. In this sense operation, the state of the selected cell can be determined on the basis of the current and / or voltage sensing for the bit line corresponding to the string.예를 들어, 선택된 셀의 상태는 비트 라인 전류가 특정량 만큼 변화하는지 또는 소정의 기간에서 특정한 레벨에 도달하는지에 기초하여 결정될 수 있다. For example, the state of the selected cell can be determined by the bit line current based on whether the changes by a specified amount or reaches a particular level in a predetermined period of time.

선택된 셀이 도전 상태에 있을 때, 스트링의 일단에서의 소스 라인 접촉부와 스트링의 타단에서의 비트 라인 접촉부 사이에 전류가 흐른다. When the selected cell is in the conductive state, a current flows between the bit line contact portion in the one source line contact with the string at the other end of the string.이와 같이, 선택된 셀의 감지와 관련된 전류는 스트링에서의 다른 셀들, 셀 스택들 사이의 확산 영역들, 및 선택 트랜지스터들 각각을 통해 반송된다. Thus, the current associated with the detection of selected cells is conveyed through the other cells in the string, the diffusion region between the cell stack, and a selection transistor, respectively.

도 2a에 도시된 Vt 분포와 관련된 프로그램 상태로 프로그램된 메모리 셀의 감지 동작은 감지된 상태와 관련된 에러 레이트, 예를 들어, 에러 비율을 가질 수 있다. Sensing operation of the memory cells programmed in the program state associated with the Vt distribution shown in Figure 2a is an error rate associated with the sensed condition, for example, it may have an error rate.즉, 메모리 셀의 감지된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. That is, the detected state of the memory cell may be a status other than the cell is programmed state.에러 레이트, 예를 들어, 메모리 셀의 상태가 감지되는 총 횟수에 대한 메모리 셀의 감지된 상태가 셀이 프로그램된 상태 이외의 상태인 횟수의 비율은, Error-rate, for example, the percentage of time the state is in any state other than the cell is programmed state sensing of the memory cell to the total number of times the condition is detected in the memory cell,

)으로 하여금 변화하게 할 수 있고, 예를 들어, 더 넓어지게 할 수 있다. ) And also a cause can be changed, for example, may be wider.

Vt 분포들의 변화의 크기, 예를 들어, Vt 분포들과 관련된 Vt 분포 폭들 및/또는 Vt 레벨들의 변화들의 크기는, Vt 분포들과 관련된 메모리 셀들에 대해 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수에 의존할 수 있다. The change of Vt distributions in size, for example, Vt distribution of the sizes of the Vt distribution of changes in the widths and / or Vt level associated with is programmed performed for the memory cells associated with the Vt distribution, detection, and / or erase cycle It may depend on the number of.Vt 분포들의 변화의 크기는 또한, 메모리 셀들이 사이클들 동안 노출되는 온도(들)에 의존할 수 있다. The size of the change in the Vt distribution also may depend on the temperature (s) in which memory cells have been exposed during the cycle.예를 들어, Vt 분포들의 변화의 크기는, 메모리 셀들에 대해 수행된 사이클들수가 증가할 때 및/또는 메모리 셀들이 사이클들 동안 노출되는 온도(들)가 증가할 때 증가할 수도 있다. For example, the amount of change in the Vt distribution, may be increased when the temperature of the cycle (s) to increase and / or memory cells are not exposed during the cycle performed on the memory cells increases.

도 2b에 도시된 바와 같은 Vt 분포들의 변화와 같은 Vt 분포의 변화, 예를 들어, 시프트는, Vt 분포 변화가 트랙킹 및/또는 보상되지 않는 경우에 Vt 분포와 관련된 메모리 셀의 잘못된 감지를 발생시킬 수 있다. The change of the Vt distribution, such as a change in the Vt distribution as shown in Figure 2b, for example, the shift is to the Vt distribution change caused incorrect detection of a memory cell associated with the Vt distributions when no tracking, and / or compensation can.즉, Vt 분포의 변화가 트랙킹 및/또는 보상되지 않으면, Vt 분포와 관련된 메모리 셀의 감지된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. That is, if the change in the Vt distribution tracking, and / or be covered, the detected state of the memory cell associated with the Vt distributions may be a status other than the cell is programmed state.예를 들어, 프로그램 상태(L1)로 프로그램된 메모리 셀의 감지된 상태는 프로그램 상태(L2)일 수도 있다. For example, the detected state of the memory cell to program the program state (L1) may be a programmed state (L2).

이다. to be.에러 레이트는 메모리 셀의 상태가 감지된 총 횟수에 대한 메모리 셀의 감지된 상태가 Vt 분포 변화로 인해 셀이 프로그램된 상태 이외의 상태인 횟수의 비율을 나타낼 수 있다. Error rate is the detected state of the memory cell to the total number of times the state of the memory cell is detected to indicate a ratio of the number of states other than the cell is programmed state Vt distribution due to variation.추가로, 변화를 경험한 Vt 분포와 관련된 트랙킹 이득은, In addition, tracking gains associated with the Vt distribution experienced a change,

다수의 실시예들에서, 제어 회로(442)는 특정한 전압량에 의해 메모리 셀들의 상태를 감지하기 위해 사용된 전압을 증가시키거나 감소시킬 수 있다. In many embodiments, the control circuit 442 by a certain amount of voltage may increase or decrease the voltage used to detect the state of memory cells.예를 들어, 제 2 전압은 제 1 전압 보다 20mV 클 수 있고, 제 3 전압은 제 2 전압 보다 20mV 클 수 있다. For example, the second voltage is 20mV, and be greater than the first voltage, the third voltage may be greater than the second voltage 20mV.그러나, 본원의 실시예들은 하나의 특정한 전압량에 제한되지 않고, 예를 들어, 전압은 20mV 이외의 전압량 만큼 증가하거나 감소할 수 있고/있거나 전압의 각각의 증가량 또는 감소량은 상이할 수 있다. However, embodiments of the present application are not limited to a specific amount of voltage of, for example, the voltage can be increased by the amount of voltage other than 20mV or reducing and / or respectively an increase or decrease in the voltage can be different.다수의 실시예들에서, 전압의 증가량 또는 감소량은 메모리 셀들에 대해 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수, 및/또는 메모리 셀들의 나이에 의존할 수 있다. In many embodiments, the increase or decrease of the voltage may depend on the age of the program, detecting, and / or the number of erase cycles, and / or memory cells previously performed for the memory cells.예를 들어, 전압의 양은 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들 수가 증가할 때 증가할 수 있고, 전압의 양은 메모리 셀들이 나이가 증가할 때 감소할 수 있다. For example, the amount of voltage performed prior to programming, it is possible to increase when the number of detection, and / or the erase cycle, the memory cell to the amount of voltage can be reduced when the age increases.

추가로, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는, 전압들이 증가하는 특정한 전압량에 의존할 수 있다. In addition, the number of successful error voltage used prior to a corrective action is generated may depend on, the specific voltage levels at which the voltage will increase.예를 들어, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는, 전압들이 증가하는 특정한 전압량이 감소할 때 증가할 수도 있다. For example, the number of voltage used in the past to generate a successful error correction operation may be increased to reduce the amount of, a particular voltage to the voltage to increase.또한, 다수의 실시예들에서, 감지 회로(444)는 10개 보다 많지 않은 다른 전압들을 사용할 수도 있다. Also, in many embodiments, detection circuit 444 may use other voltage not more than 10.

에러 정정 동작은, ECC 디코더(446)가 감지된 상태와 관련된 에러들을 정정할 수 없으면 실패할 수 있다. An error correction operation, if you can not correct the error associated with the ECC decoder 446 is detected, the state may fail.예를 들어, 제 1 전압을 사용하여 감지된 상태에 대해 수행된 에러 정정 동작은, ECC 디코더(446)가 제 1 전압을 사용하여 감지된 상태와 관련된 에러들을 정정할 수 없으면 실패할 수 있다. For example, the first voltage by using a performed on the detected state the error correction operation can be the ECC decoder 446 fails If you can not correct the errors related to the detected state by using the first voltage.ECC 디코더(446)는, 감지된 상태와 관련된 에러들의 수가 ECC 디코더(446)의 정정 능력을 초과하면 감지된 상태와 관련된 에러들을 정정하지 못할 수도 있다. ECC decoder 446, if the number of errors related to a sensed condition exceeds the correction capability of the ECC decoder 446 may not be able to correct the errors related to the sensed condition.ECC 디코더(446)의 정정 능력은 예를 들어, 12 비트 에러들일 수 있다. Correction capability of the ECC decoder 446, for example, may be a 12-bit error.

제어 회로(442)는 특정한 상태로 프로그램된 다수의 메모리 셀들 및/또는 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하여 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정할 수 있다. The control circuit 442 is able to determine the previously number of programming and almost no voltage potential to cause the error correction operation using the sensing operation in failure performed for a plurality of memory cells and / or the memory cells of a particular state program have.예를 들어, 특정한 상태로 프로그램된 그 다수의 메모리 셀들 및/또는 메모리 셀들에 대해 이전에 수행된 그 다수의 프로그래밍 및 감지 동작들은 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정하기 위해 알고리즘에 입력될 수 있다. For example, the previously performed for that of a specific state program multiple memory cells and / or memory cells, a plurality of programming and sensing operations algorithm to determine with little voltage likely to result in the error correction operation as Failed to be input.알고리즘은 제어 회로(442)에 위치된 펌웨어(도 4에 미도시)에서 구현될 수 있다. The algorithm may be implemented in firmware (not shown in FIG. 4) located in the control circuit 442.다르게는, 알고리즘은 하드웨어 및/또는 소프트웨어에서 구현될 수 있다. Alternatively, the algorithm can be implemented in hardware and / or software.

메모리 어레이(440)가 4개의 프로그램 상태들을 포함하는 MLC들을 포함하는 다수의 실시예들에서, 감지 회로(444)는 제 1 프로그램 상태를 감지하기 위해 제 1 전압 및 제 2 프로그램 상태를 감지하기 위해 제 2 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. In a number of embodiments of the memory array 440 includes a MLC which includes four program state, a sensing circuit 444 for sensing a first voltage and a second program condition for detecting a first program state using a second voltage, to detect the state of memory cells.제 1 및 제 2 제 프로그램 상태들은 예를 들어, 도 2a 및 도 2b와 관련하여 상술한 바와 같이 L1 및 L2 각각일 수 있다. First and second program states may be, for example, each of L1 and L2, as described above with respect to Figure 2a and 2b.그 후, ECC 디코더(446)는 감지된 상태에 대해 에러 정정 동작을 수행할 수 있다. Then, ECC decoder 446 may perform an error correction operation on the sensed state.에러 정정 동작이 실패하면, 감지 회로(444)는 제 3 전압, 예를 들어, 제 1 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 1 전압과는 상이한 전압, 및 제 4 전압, 예를 들어, 제 2 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 2 전압과 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. If the error correction operation fails, the sensing circuit 444, for the third voltage, for example, first a voltage used to detect the program state is different from voltage, and the fourth voltage, the first voltage for example, 20. a voltage is used to detect the second programmed state using a second voltage different from the voltage can detect the state of memory cells.ECC 디코더(446)는 제 3 전압 및 제 4 전압을 사용하여 감지된 상태에 대해 에러 정정 동작을 수행할 수 있고, 이러한 에러 정정 동작이 또한 실패하면, 감지 회로(444)는 제 5 전압, 예를 들어, 제 1 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 1 및 제 3 전압들과 상이한 전압, 및 제 6 전압, 예를 들어, 제 2 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 2 및 제 4 전압들과 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. ECC decoder 446 may perform an error correction operation on the detected state by using the third voltage and the fourth voltage, when this error correction operation also fails, the detection circuit 444 is a fifth voltage, e.g. for example, the second, and as a voltage used for one different voltages and the first and third voltage as the voltage used to sense the programmed state, and for the sixth voltage, e.g., sensing a second program state the use of different voltage and the fourth voltage may sense the state of memory cells.이러한 프로세스는, 실패하지 않는 에러 정정 동작, 예를 들어, 성공적인 에러 정정 동작이 발생할 때까지 계속될 수 있다. This process, does not fail the error correction operation can be, for example, until a successful error correction operation occurs.예를 들어, 감지 회로(444)는 제 1 및 제 2 전압들을 사용하여 감지된 상태에 대해 수행된 에러 정정 동작이 실패한 경우에만 제 3 및 제 4 전압들을 사용하여 메모리 셀들의 상태를 감지할 수 있다. For example, the sensing circuit 444 by using the third and fourth voltage only if the error correction operation performed on the detected state by using the first and second voltage fails to detect the state of memory cells have.또한, 에러 정정 동작은 여기에 상술한 바와 같이, ECC 디코더(446)가 감지된 상태와 관련된 에러들을 정정할 수 없는 경우에 실패할 수 있다. Further, the error correction operation is as described above herein, may be the case can not correct errors relating to the ECC decoder 446 detects failure conditions.

이전 단락에서 설명한 프로세스는 메모리 디바이스(400)가 테스트 모드에 있는 동안 수행될 수 있다. Process described in the previous paragraph may be conducted for the memory device 400 in the test mode.추가로, 전압들은 특정한 전압량 만큼 증가하거나 감소할 수 있다. In addition, the voltage may be increased or decreased by a certain amount of voltage.예를 들어, 제 3 전압은 제 1 전압 보다 20mV 클 수 있고, 제 5 전압은 제 3 전압 보다 20mV 클 수 있다. For example, the third voltage is 20mV, and be greater than the first voltage, the fifth voltage may be higher than the third voltage 20mV.그러나, 본원의 실시예들은 하나의 특정한 전압량에 제한되지 않고, 예를 들어, 전압들은 20mV 이외의 전압량 만큼 증가하거나 감소할 수 있고/있거나 각 전압의 증가량 또는 감소량은 상이할 수 있다. However, embodiments of the present application are not limited to a specific amount of voltage, for example, voltage may be increased or decreased by the amount of voltage other than 20mV, and / or increase or decrease of each voltage may be different.추가로, 전압의 증가량 또는 감소량은 여기에 상술한 바와 같이, 메모리 셀들에 대해 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수에 의존할 수 있다. In addition, the increase or decrease in voltage as described above herein, may depend on the number of programming, sensing, and / or erase cycle performed prior to the memory cells.또한, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는 여기에서 상술한 바와 같이, 전압들이 증가하는 특정한 전압량에 의존할 수 있다. In addition, the number of voltage used in the past to a successful error correction operation occurs, as described above herein, may depend on the specific voltage levels at which the voltage will increase.

다수의 실시예들에서, 제 1 및 제 2 전압들은 사전 설정된 전압들, 예를 들어, 초기 프로그래밍 동작과 관련된 전압들일 수 있다. In many embodiments, the first and second voltages for the pre-set voltage, for example, may be a voltage associated with the initial programming operation.다수의 실시예들에서, 제 1 및 제 2 전압들은 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 것으로 제어 회로(442)에 의해 결정된 전압들일 수 있다. In many embodiments, the first and second voltages may be a voltage determined by the control circuit 442 that there is little possibility of causing the error correction operation in failure.제어 회로(442)는 여기에서 상술한 바와 같이, 특정한 프로그램 상태, 예를 들어, 제 1 프로그램 상태 및/또는 제 2 프로그램 상태로 프로그램된 다수의 메모리 셀들, 및/또는 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하여 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압들을 결정할 수 있다. The control circuit 442 as described above herein, the particular program state, e.g., a first program condition and / or the second plurality of memory cells with the program state a program, and / or a previously performed on the memory cells, there are a number of possibilities result in the error correction operation using the programming and sensing a failure can be determined almost without voltage.

메모리 셀의 Vt에서의 변화들을 트랙킹 및/또는 보상하기 위한 다수의 이전의 접근방식들은, 메모리 셀에 대한 감지, 예를 들어, 판독 동작 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. Number of previous approaches to tracking, and / or compensate for the change in the Vt of memory cells are, and may include detecting for a memory cell, for example, the use of a reference cell during a read operation.그러나, 레퍼런스 셀의 사용은, 메모리 어레이의 면적을 증가시킬 수 있고, 메모리 어레이에서 메모리 셀들의 분량을 감소시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다. However, the use of a reference cell, it is possible to increase the area of ​​the memory array, it is possible to reduce the amount of memory cells in a memory array, and /, and can increase the amount of circuitry associated with the memory device.반대로, 예를 들어, 레퍼런스 셀을 사용하지 않고 본원의 다수의 실시예들에 따른 메모리 셀들에서의 Vt 변화들의 트랙킹 및/또는 보상은, 메모리 어레이의 면적을 감소시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 증가시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 감소시킬 수 있다. On the other hand, for example, without using a reference cell tracking, and / or compensation of Vt variations in the memory cells in accordance with multiple embodiments of the present application, it is possible to reduce the area of ​​the memory array, the memory cells in the array, It can be increased, and /, and the amount of, it is possible to reduce the amount of circuitry associated with the memory device.

도 4에 예시된 실시예는 본원의 실시예들을 불명료하게 하지 않도록 예시되지 않은 추가의 회로를 포함할 수 있다. The embodiment illustrated in Figure 4 for example, may include additional circuitry that is not illustrated so as not to obscure the embodiments of the present application.예를 들어, 메모리 디바이스(400)는 I/O 회로를 통해 I/O 커넥터들상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 신호를 포함할 수 있다. For example, memory device 400 may include an address signal for the latch address signals provided on the I / O connector, through the I / O circuit.어드레스 신호들은 메모리 어레이(440)에 액세스하기 위해 로우 디코더 및 컬럼 디코더에 의해 수신되어 디코딩될 수 있다. Address signal may be received and decoded by a row decoder and a column decoder for accessing the memory array 440.어드레스 입력 커넥터들의 수가 메모리 디바이스(400) 및/또는 메모리 어레이(440)의 밀도 및 아키텍처에 의존할 수 있다는 것을 당업자는 이해할 것이다. That the number of address input connector may depend on the density and architecture of the memory device 400 and / or memory array 440. Those skilled in the art will appreciate.

다수의 실시예들에서, 감지된 Vt들은 메모리 셀들과 관련된 그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정하기 위해 알고리즘에 입력될 수 있다. In a number of embodiments, detection Vt may be input to an algorithm for determining the number of voltages corresponding to the plurality of program states associated with the memory cells.알고리즘은 제어 회로(542)에 위치된 펌웨어(도 5에 미도시)에서 구현될 수 있다. The algorithm may be implemented in firmware (not shown in FIG. 5) located in the control circuit 542.다르게는, 알고리즘은 하드웨어 및/또는 소프트웨어에서 구현될 수 있다. Alternatively, the algorithm can be implemented in hardware and / or software.알고리즘은 예를 들어, 최소 평균 제곱 에러(MMSE) 알고리즘일 수 있다. Algorithm may be, for example, a minimum mean square error (MMSE) algorithm.그러나, 실시예들은 이에 제한되지 않고, 그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정할 수 있는 임의의 알고리즘을 포함할 수 있다. However, embodiments are not limited thereto, it may include any of the algorithms that can determine the number of voltages corresponding to the plurality of program states.

그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정할 수 있는 MMSE 알고리즘은 초기화 및 다수의 반복들을 포함할 수 있다. MMSE algorithms that can determine the number of voltages corresponding to the plurality of program states may include a number of initialization and repeated.초기화는 아래의 단계들을 포함할 수 있다. Initialization may include the following steps.

M은 메모리 셀들과 관련된 프로그램 상태들의 수이고, M is the number of program states associated with memory cells,

메모리 셀의 Vt에서의 변화들을 트랙킹 및/또는 보상하기 위한 다수의 이전의 접근방식들은 메모리 셀에 대한 감지, 예를 들어, 판독 동작 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. Number of previous approaches to tracking, and / or compensate for the change in the Vt of the memory cell may comprise the use of a reference cell for detection of the memory cell, for example, a read operation.그러나, 레퍼런스 셀들의 사용은 메모리 어레이의 면적을 증가시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 감소시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다. However, the use of the reference cell can increase the area of ​​the memory array can be reduced, and /, and the amount of memory cells in the array, it is possible to increase the amount of circuitry associated with the memory device.반대로, 예를 들어, 레퍼런스 셀을 사용하지 않고 본원의 다수의 실시예들에 따른 메모리 셀들에서의 Vt 변화들의 트랙킹 및/또는 보상은, 메모리 어레이의 면적을 감소시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 증가시킬 수 있고/있거나 메모리 디바이스와 관련된 회로의 양을 감소시킬 수 있다. On the other hand, for example, without using a reference cell tracking, and / or compensation of Vt variations in the memory cells in accordance with multiple embodiments of the present application, it is possible to reduce the area of ​​the memory array, the memory cells in the array, it is possible to increase the amount of / or may reduce the amount of circuitry associated with the memory device.

본원은 메모리 디바이스들에서의 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. Herein comprise the methods for processing the threshold voltage changes in the memory devices, devices, and systems.다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. A number of embodiments and a control circuit having a coupling to the array and the array of memory cells to a sensing circuit.제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화를 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 변화들에 기초하여 감지 회로를 조정하도록 구성된다. The control circuit is configured to determine a change in the threshold voltage (Vt) associated with the memory cells without the use of reference cells, and adjusting a detection circuit on the basis of the determined change without using a reference cell.

특정한 실시예들이 여기에 예시되고 설명되었지만, 동일한 결과를 달성하도록 계산된 유형이 나타낸 특정한 실시예들을 대신할 수 있다는 것을 당업자가 이해할 것이다. Although specific embodiments have been illustrated and described herein, those skilled in the art will appreciate that can take the place of a particular embodiment, the calculated types shown to achieve the same result.본원은 본원의 다수의 실시예들의 적응물들 또는 변동물들을 커버하도록 의도된다. Herein it is intended to cover adaptation waters or waters variation of a number of embodiments of the present application.상기 설명은 제한하는 방식이 아닌 예시적인 방식으로 이루어졌다는 것을 이해해야 한다. The description is to be understood that was made of a non-limiting manner exemplary scenario.상기 실시예들, 및 여기에 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명의 검토시에 당업자에게 명백할 것이다. Combinations of the above embodiments, and other embodiments not specifically described herein will be apparent to those skilled in the art upon reviewing the above description.본원의 다수의 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. A number of exemplary examples of the scope of the present application may include other applications that are used by the structures and methods.따라서, 본원의 다수의 실시예들의 범위는, 청구범위를 가질 자격이 있는 등가물들의 전체 범위와 함께 첨부한 청구범위를 참조하여 결정되어야 한다. Thus, a number of exemplary examples of the scope of the present application is to be determined with reference to the appended claims along with the full scope of equivalents which is entitled to the claims.

상술한 상세한 설명에서, 일부 특징들은 본원을 간소화하는 목적을 위해 단일의 실시예에서 함께 그룹화된다. In the foregoing Detailed Description, some features are grouped together in a single embodiment for the purpose of streamlining the disclosure.본원의 방법은 본원의 개시된 실시예들이 각 청구항에 명백하게 기재된 것 보다 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않는다. Method of the present application is not to be interpreted as reflecting an intention that the disclosed embodiments of the present application to use a number of features than are expressly described in each claim.오히려, 아래의 청구범위를 반영할 때, 청구물은 모든 특징들 보다 적은 단일의 개시된 실시예에 있다. Rather, as the following claims reflect, the claimed subject matter is in the embodiment of less than all of the disclosed single features.따라서, 다음의 청구범위는 상세한 설명으로 통합되고, 각 청구항은 개별 실시예로서 독립적이다. Thus, the following claims are incorporated into the Detailed Description, with each claim is independently as a separate embodiment.

Claims (37)

Translated from Korean

메모리 디바이스로서, A memory device,메모리 셀들의 어레이; An array of memory cells;및 And상기 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함하며, And a control circuit having a sensing circuit coupled to the array,상기 제어 회로는, The control circuit,상기 메모리 셀들 각각의 임계 전압(Vt)들을 감지하고, 상기 감지된 Vt들을 사용하여 상기 메모리 셀들과 관련된 다수의 상태 중 대응하는 상태를 각각 감지하기 위한 다수의 전압들을 결정함으로써, 상기 메모리 셀들 각각의 Vt들에서의 변화들을 결정하고 - 각 결정된 전압은 상기 다수의 상태들 중 각각의 하나를 감지하기 위한 것임 -, By sensing each of the threshold voltage (Vt) the memory cells, determine a number of voltage to sense the state of using the sensed Vt corresponding one of a plurality of states associated with the memory cells, respectively, each of said memory cells determining a change in the Vt, and - each of the determined voltage will for sensing a respective one of the plurality of status -,상기 감지된 Vt들 및 상기 결정된 다수의 전압들을 에러 정정 코드(ECC) 디코더에 출력하고, And the detection of Vt and output an error correction code to a plurality of voltages (ECC) decoder the determined,상기 결정된 변화들에 기초하여 상기 감지 회로를 조정하도록 구성되는, 메모리 디바이스. On the basis of the determined change that is configured to adjust the detection circuit, the memory device.

청구항 1에 있어서, The method according to claim 1,상기 제어 회로는 상기 ECC 디코더를 포함하고, The control circuit includes the ECC decoder,상기 감지 회로는 제 1 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되고, The sensing circuit is configured to detect the state of the memory cells using the first voltage,상기 ECC 디코더는 상기 감지된 상태에 대한 에러 정정 동작을 수행하도록 구성되며, The ECC decoder is configured to perform the error correction operation with respect to the detected state,상기 감지 회로는 상기 에러 정정 동작이 실패하면, 제 2 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스. The sensing circuit, wherein the memory device when the error correction operation fails, using a second voltage that is configured to detect the state of the memory cells.

청구항 2에 있어서, The method according to claim 2,상기 ECC 디코더는 상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 에러 정정 동작을 수행하도록 구성되며, The ECC decoder is configured to perform the error correction operation with respect to each of the state detected by using the second voltage,상기 감지 회로는 상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 상기 에러 정정 동작이 실패하면, 제 3 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스. The sensing circuit, the memory device when said error correction operation with respect to each of the state detected by using the second voltage failure, with a third voltage that is configured to detect the state of the memory cells.

청구항 2에 있어서, The method according to claim 2,상기 에러 정정 동작은, 상기 ECC 디코더가 상기 제 1 전압을 사용하여 감지된 상기 상태와 관련된 에러들을 정정할 수 없으면 실패하는, 메모리 디바이스. The error correction operation, a memory device in which the ECC decoder fails if it is not possible to correct the error associated with the state detected by using the first voltage.

청구항 2에 있어서, The method according to claim 2,상기 제어 회로는 상기 에러 정정 동작을 성공하게 하는 전압을 결정하도록 구성되며, The control circuitry is configured to determine a voltage to be successful for the error correction operation,상기 감지 회로는 상기 결정된 전압을 상기 제 1 전압으로서 사용하도록 구성되는, 메모리 디바이스. The sensing circuit includes a memory device configured to use as the first voltage to the determined voltage.

청구항 5에 있어서, The method according to claim 5,상기 제어 회로는 상기 에러 정정 동작을 성공하게 하는 전압을 결정하기 위해, 특정한 상태로 프로그램된 다수의 메모리 셀들 및 상기 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하도록 구성되는, 메모리 디바이스. The control circuit is configured to use a plurality of programming and sensing operations previously performed to determine the voltage to be successful for the error correction operation, for a particular state of the plurality of memory cells and the memory cells programmed in a memory device.

청구항 1 내지 청구항 6 중 어느 한 항에 있어서, A method according to any one of claims 1 to 6,상기 제어 회로는, 상기 메모리 디바이스가 테스트 모드에 있는 동안 상기 Vt들에서의 상기 변화들을 결정하도록 구성되는, 메모리 디바이스. The control circuit, the memory device is the memory device is arranged to determine the change in said Vt while in the test mode.

메모리 디바이스를 동작시키는 방법으로서, A method of operating a memory device,다수의 메모리 셀들 각각의 임계 전압(Vt)들에서의 변화들을 결정하는 단계 - 상기 다수의 메모리 셀들 각각의 Vt들에서의 변화들을 결정하는 단계는: Determining a change in the plurality of memory cells, each of the threshold voltage (Vt) - determining a change in the plurality of memory cells each Vt is:상기 다수의 메모리 셀들 각각의 Vt들을 감지하는 단계; Sensing each of the Vt of the plurality of memory cells;및 And상기 감지된 Vt들을 사용하여 상기 다수의 메모리 셀들과 관련된 다수의 상태들 중 대응하는 상태를 각각 감지하기 위한 다수의 전압들을 결정하는 단계 Determining a number of voltage to sense the state of a corresponding one of a plurality of states associated with said plurality of memory cells each using the sensed Vt를 포함하고, 각 결정된 전압은 상기 다수의 상태들 중 각각의 하나를 감지하기 위한 것임 -; Voltage and comprising, for each determined will have to sense the respective one of the plurality of states;상기 감지된 Vt들 및 상기 결정된 다수의 전압들을 에러 정정 코드(ECC) 디코더에 출력하는 단계; And outputting said detected voltage Vt and a plurality of the determined error correction code (ECC) decoder;상기 결정된 변화들에 기초하여 상기 다수의 메모리 셀들의 상태를 감지하기 위해 사용된 전압을 조정하는 단계; Adjusting the voltage used to detect the status of the plurality of memory cell based on the determined variation;및 And상기 조정된 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. A method of operating a memory device using the regulated voltage comprising the step of detecting the state of the plurality of memory cells.

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청구항 8에 있어서, 상기 방법은 The method according to claim 8, the method comprising:상기 감지된 Vt들을 사용하여 다수의 평균 Vt들을 결정하는 단계로서, 각 평균 Vt들은 다수의 상태들 중 각각의 하나에 대응하는, 상기 다수의 평균 Vt들을 결정하는 단계; The step of determining comprising the steps of: determining a plurality of average Vt using the sensed Vt, Vt are each average, the average number of the Vt corresponding to each one of the plurality of states;및 And상기 평균 Vt들을 사용하여 상기 다수의 전압들을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. A method of operating a memory device including the step of determining the plurality of voltage using said average Vt.

메모리 디바이스를 동작시키는 방법으로서, A method of operating a memory device,제 1 전압을 사용하여 다수의 메모리 셀들의 상태를 감지하는 단계; The method comprising sensing a condition of a plurality of memory cells using the first voltage;상기 감지된 상태에 대해 에러 정정 동작을 수행하는 단계; Performing an error correction operation on the sensed condition;및 And상기 에러 정정 동작이 실패하면 제 2 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계; Further comprising: if the operation fails, the error correction using the second voltage detecting the state of the plurality of memory cells;상기 다수의 메모리 셀들 각각의 임계 전압(Vt)들을 감지하는 단계; Sensing each of the threshold voltage (Vt) of the plurality of memory cells;상기 감지된 Vt들을 사용하여 상기 다수의 메모리 셀들과 관련된 다수의 상태들 중 대응하는 상태를 각각 감지하기 위한 다수의 전압들을 결정하는 단계 - 각 결정된 전압은 상기 다수의 상태들 중 각각의 하나를 감지하기 위한 것임 -; Determining a number of voltage to sense the state of a corresponding one of a plurality of states associated with said plurality of memory cells each using the sensed Vt - each determined voltage is detected for each one of the plurality of states will for;및 And상기 감지된 Vt들 및 상기 결정된 다수의 전압들을 에러 정정 코드(ECC) 디코더에 출력하는 단계 The detection of Vt and outputting the number of error correction code of the voltage (ECC) decoder the determined를 포함하는, 메모리 디바이스를 동작시키는 방법. A method of operating a memory device comprising a.

청구항 14에 있어서, The method according to claim 14,상기 방법은, The method comprising the steps of:상기 제 2 전압을 사용하여 감지된 상기 상태에 대해 에러 정정 동작을 수행하는 단계; Performing an error correction operation with respect to the state detected by using the second voltage;및 And상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 상기 에러 정정 동작이 실패하면 제 3 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. A method of operating a memory device when said error correction operation with respect to each of the state detected by using the second voltage failure using the third voltage comprises the step of detecting the state of the plurality of memory cells.

청구항 14에 있어서, The method according to claim 14,상기 제 1 전압은 사전 설정된 전압인, 메모리 디바이스를 동작시키는 방법. The first voltage is a method of operating a prescribed voltage of a memory device.

청구항 14 내지 16 중 어느 한 항에 있어서, A method according to any one of claims 14 to 16,상기 제 1 전압은 상기 에러 정정 동작을 성공하게 하는 전압인, 메모리 디바이스를 동작시키는 방법. The first voltage is a method of operating a voltage of the memory device which succeeded, the error correction operation.

청구항 17에 있어서, The method according to claim 17,상기 방법은, 특정한 상태로 프로그램된 다수의 메모리 셀들을 사용함으로써 상기 에러 정정 동작을 성공하게 하는 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. The method, by using a plurality of memory cells programmed to a particular state method of operating a memory device includes determining a voltage to be successful for the error correction operation.

청구항 17에 있어서, The method according to claim 17,상기 방법은, 상기 다수의 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용함으로써 상기 에러 정정 동작을 성공하게 하는 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. The method includes a method of operating a memory device includes determining a voltage to be successful for the error correction operation with the use of the previously number of programming and sensing operations performed for the plurality of memory cells.

청구항 23에 있어서, The method according to claim 23,상기 감지된 Vt들은 다수의 평균 Vt들을 포함하고, The sensed Vt comprise a plurality of average Vt,상기 제어 회로는 상기 평균 Vt들을 사용하여 상기 다수의 전압들을 결정하도록 구성되는, 메모리 디바이스. The control circuit, the memory device is arranged to determine the number of voltage using said average Vt.

청구항 23에 있어서, The method according to claim 23,상기 감지된 Vt들은 다수의 Vt 분포들을 포함하고, The sensed Vt comprise a plurality of the Vt distribution,상기 제어 회로는 상기 Vt 분포들을 사용하여 상기 다수의 전압들을 결정하도록 구성되는, 메모리 디바이스. The control circuit, the memory device is arranged to determine the number of voltage using the Vt distribution.