G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Abstract

Translated from Korean

내용 없음. No information.

Description

Translated from Korean

멀티 프로세서시스템 및 인터럽션 제어장치 Multiprocessor system and an interruption control device

제1도는 본 발명의 멀티프로세서시스템에 접속된 인터럽션제어장치를 개략적으로 도시한 도면. A first interruption diagram showing a control unit schematically connected to the multiprocessor system of the present invention leads.

제2도는 본 발명의 인터럽션제어장치에 포함된 인터럽션요구레지스터와 인터럽션인에이블레지스터의 개략적인 도면. A second turning schematic drawing of an interruption request register with the interruption enable register included in the interruption control apparatus according to the present invention;

제3도는 본 발명의 인터럽션제어장치를 상세하게 도시한 도면. The third turning view details of the interruption control apparatus according to the present invention;

제8도는 단일 반도체집적회로칩상에 형성된 인터럽션제어장치와 버스컨트롤회로를 도시한 개략적인 도면. Eighth turn a single semiconductor integrated circuit schematic diagram showing an interruption control unit and a bus control circuit formed on a chip.

본 발명은 프로세서시스템의 인터럽션요구를 제어하는 장치에 관한 것으로, 특히 다수의 상호접속된 프로세서소자를 갖는 멀티프로세서시스템에서 인터럽션요구를 제어하는 인터럽션제어장치에 관한 것이다. The present invention relates to an interruption controller for controlling an interruption request from the multiprocessor system having relates to a device for controlling the interruption request of the processor system, in particular a plurality of interconnected processor elements.

종래 기술에서 잘 알려진 바와 같이, 인터럽션요구는 현재 실행되는 프로그램의 실행을 중지하고, 인터럽션을 요구하는 장치에 연관된 다른 몇 개의 더욱 중요한 타스크를 실행하도록 컴퓨터의 프로세서로 명령되는 컴퓨터명령이다. As it is well known in the art, and the interruption request is a command which commands to the computer of the computer processor to execute a number of other more important tasks associated to a device for stopping the execution of the program that is currently running, and require the interruption.대표적으로, 인터럽션요구는 종래의 프로세서시스템과 주변장치 사이에 접속된 인터럽션요구선을 구동하는 입/출력(I/O)장치등의 주변장치에 의해 종래의 프로세서시스템에서 발생된다. Typically, the interruption request is generated in the conventional processor system, by a peripheral device, such as input / output (I / O) for driving the interruption request line connected between a conventional processor system, and peripheral devices.

종래의 프로세서시스템에서는 다수의 다른 인터럽션이 다수의 다른 주변장치에 의해 발생될 수 있도록 다수의 인터럽션요구선이 마련된다. A plurality of interruption request lines are provided so that in the conventional processor system may be generated by a number of other interruption are a number of other peripheral devices.종래의 프로세서시스템에서 실행된 특정의 타스크는 구동되는 특정의 인터럽션요구선에 의해 결정된다. Particular tasks executed in a conventional processor system is determined by the specific interruption request line being driven.인터럽션요구원의 식별은 구동되는 인터럽션요구선을 간단히 식별하는 것에 의해 용이하게 이루어진다. Inter identify the interruption request source is made easy by simply identifying an interruption request line being driven.상술한 바와 같이, 인터럽션요구선은 종래의 프로세서시스템과 각각의 주변장치 사이에 접속되어 있다. As described above, the interruption request line is connected between a conventional processor system, and each of the peripheral devices.

따라서, 특정의 인터럽션요구에 대응하는 특정의 타스크와 인터럽션요구를 발생하는 주변장치 또는 프로세서를 식별하는 것이 멀티프로세서시스템에서 더욱 복잡하게 된다. Accordingly, it is possible to identify the peripheral device or a processor for generating a specific task and the interruption request corresponding to a certain interruption needs more complex in a multi-processor system.멀티프로세서시스템은 다수의 상호접속된 프로세서소자(PE)와 1개 이상의 프로세서소자에 각각 접속된 다수의 주변장치를 포함한다. The multiprocessor system comprises a plurality of interconnected processor elements (PE) and a plurality of peripherals, each connected to one or more of the processor elements.프로세서소자의 각각과 주변장치의 각각은 프로세서소자의 적어도 하나에서 인터럽션요구를 발생할 수도 있다. Each of the processor elements and each peripheral device may generate an interruption request from the at least one processor element.

실행되어야할 특정의 인터럽션요구와 멀티프로세서시스템에서 인터럽션요구를 발생하는 주변장치 또는 프로세서소자의 식별을 달성하기 위한 간단한 방법은 멀티프로세서의 각각의 프로세서소자와 각각의 주변장치 사이의 인터럽션요구선을 전기적으로 접속하는 것이다. A simple method is an interruption request between multiple processors each processor element and each of the peripheral devices for achieving the identification of the peripheral device or processor device for generating an interruption request from a specific interruption request and the multi-processor system to be executed to electrically connect the line.이 구성은 각각의 주변장치 또는 프로세서소자에 의해 멀티프로세서시스템의 프로세서소자중의 어느 하나에서 인터럽션요구를 초기화할 수 있게 한다. This configuration makes it possible to reset the interruption request from any one of the processor elements of the multiprocessor system by each of the peripheral processors or devices.

상기 장치에서는 각각의 프로세서소자가 주변장치중의 어느 하나 또는 다른 프로세서소자중의 어느 하나에서 인터럽션요구를 수신하도록 하였지만, 이 장치는 멀티프로세서시스템의 프로세서소자와 주변장치 사이에 다수의 상호접속배선을 갖는다고 하는 불합리한 점을 갖는다. The device, however, each of the processor elements to receive an interruption request from any one of any one or other processor element in the peripheral device, the device has a plurality of interconnections between the processor elements and the peripheral device of a multiprocessor system interconnection It has an unreasonable point that he has.이러한 구성은 새로운 프로세서소자와 주변장치의 부가에 의해 멀티프로세서시스템의 크기가 증대하는 것에 따라서 극히 불합리한 방해요소로 된다. This arrangement is thus a very unreasonable interference to the size of the multiprocessor system increase by addition of the new processor and the peripheral device.

따라서, 상술한 구성에서의 인터럽션요구선의 수를 저감하기 위한 장치가 일본국 특허공개공보 No.163948/88호에 제안되어 있다. Accordingly, it is an apparatus proposed in Japanese Patent Laid-open Official Gazette No.163948 / 88 call for reducing the interruption of the line number required in the above-described configuration.일본국 특허공개공보 No. Japanese Unexamined Patent Publication No.163948/88호에 기재된 바와 같은 장치는 멀티프로세서시스템의 모든 프로세서소자에 접속된 단일의 인터럽션요구선을 마련하고 있다. Device as described in No. 163948/88 has provided a single interruption request line connected to all the processor elements of the multiprocessor system.이 단일의 인터럽션요구선은 인터럽트되어야할 프로세서소자의 메모리의 고유메모리 공간에 정보를 어드레스함과 동시에 기억하는 것에 의해 인터럽트가 요구되어야 하는 프로세서소자를 지정한다. Two days of the interruption request line designates a processor element which is to be interrupt request by the information stored in its own memory space of the processor elements to the memory address to be interrupted and at the same time.일본국 특허공개공보 No.163948/88호에 따르면, I/O 장치 또는 프로세서소자중의 하나와 단일 인터럽션요구선 사이에 접속된 장치가 상기 어드레스 및 기억동작을 실행하기 위해 마련된다. According to Japanese Patent Laid-Open No.163948 / 88 arc, is a device connected between the I / O device or one of the processor elements and the single interruption request line in place to carry out the address and the storage operation.

따라서, 일본국 특허공개공보 No.163948/88호에 기재된 장치에서는 인터럽션요구가 I/O 장치중의 하나에 의해 발생되었을 때, 장치에 의해 인터럽션요구에 대응하는 멀티프로세서시스템의 프로세서소자중의 하나의 메모리에 단일 인터럽션요구선을 거쳐서 어드레스가 동시에 출력된다. Accordingly, the processor of the device of Japanese Patent Laid-Open Publication No.163948 / The device described in No. 88, when an interruption request has been generated by one of the I / O devices, multiprocessor systems corresponding to the interruption required by the device the address is output at the same time in a single memory through a single line of an interruption request.장치에 의해 발생된 어드레스는 요구된 인터럽션에 대응하는 프로세서소자중의 메모리의 특정의 메모리공간에 어드레스된다. The address generated by the apparatus is the address of a particular memory space of processor elements corresponding to the requested interruption memory.

일본국 특허공개공보 No.163948/88호에 기재된 상기 장치는 멀티프로세서시스템의 프로세서소자와 주변장치 사이에 접속된 인터럽션요구선의 수를 저감하지만, 일본국 특허공개공보 No.163948/88호에 기재된 장치는 멀티프로세서시스템의 프로세서소자와 주변장치 사이의 인터럽션요구의 스루풋을 저하시킨다는 불합리한 점이 있었다. The apparatus described in Japanese Patent Laid-Open No.163948 / 88 discloses a cost of interruption reduce the number of lines required, but the Japanese Patent Laid-Open No.163948 / 88 call connection between the processor element and the peripheral device of a multiprocessor system described device was unreasonable points sikindaneun lowering the throughput of the interruption request between processors of a multiprocessor system and a peripheral device.일본국 특허공개공보 No.163948/88호에 기재된 장치에서는 멀티프로세서시스템의 프로세서소자의 각각에 접속된 단일의 인터럽션요구선상으로 발생해야할 어드레스가 출력되는 장치에 의해 하나의 인터럽션요구만을 한번에 취급할 수 있다. Handling Japanese Patent Laid-Open Publication No.163948 / The device described in No. 88 only one interruption required by the device in which an address is output to do a single interruption request generated in the line connected to each processor element in a multiprocessor system, at a time can do.

따라서, 상술한 구성에 따르면, 종래의 시스템에서는 특정인터럽션요구와 인터럽션요구원을 멀티프로세서시스템의 프로세서소자에 대해서 식별하는 효과적인 인터럽션제어를 실행하는데 필요한 하드웨어의 양을 저감하는 인터럽션요구를 발생할 수 없게 된다. Thus, according to this structure, in the conventional system, the interruptions required for reducing the amount of hardware necessary to implement effective interruption control to identify for a specific interruption request and the interruption request source for the processor elements of the multiprocessor system It will not occur.

또, 종래의 시스템에서는 동시 및 순차적인 인터럽션요구의 효과적인 제어를 허가하는 것에 의해 멀티프로세서시스템내의 다른 프로세서소자에 대해서 인터럽션요구의 스루풋을 제한할 수 없다는 문제점이 있었다. Further, in the conventional system it has a problem that can limit the throughput of an interruption request to the other processor element in a multiprocessor system by which permits the effective control of simultaneous and sequential interruption request.

본 발명의 목적은 다수의 주변장치 또는 프로세서소자에 의해 인터럽션요구가 초기화된 것을 프로세서소자에게 알리는 인터럽션요구를 효과적으로 제어하는데 필요로 되는 하드웨어의 양을 저감하는 다수의 프로세서소자를 갖는 멀티프로세서시스템에서 동작하는 인터럽션제어장치를 제공하는 것이다. Multiprocessor system object of the present invention having a plurality of processor elements for reducing the amount of hardware that is needed to effectively control the interruption request to notify the processor element to the interruption request is initiated by a number of peripheral or processor element to provide an interruption control device operating in.

본 발명의 다른 목적은 다수의 주변장치 또는 프로세서소자에 의해 발생된 동시 또는 순차적인 인터럽션 요구를 효과적으로 제어하기 위한 다수의 프로세서소자를 갖는 멀티프로세서시스템에서 사용하기 위한 인터럽션제어장치를 제공하는 것이다. Another object of the present invention is to provide an interruption control device for use in a multiprocessor system having a plurality of processor elements for effectively controlling the simultaneous or sequential interruption request is generated by a number of peripheral or processor element .

본 발명의 또다른 목적은 특정의 인터럽션요구와 인터럽션요구원을 식별하기 위한 다수의 프로세서소자를 갖는 멀티프로세서시스템에서 동작하기 위한 인터럽션제어장치를 제공하는 것이다. A further object of the present invention is to provide an interruption controller for operation in a multiprocessor system having a plurality of processor elements for identifying the particular request for the interruption and the interruption request source.

상기 목적을 달성하기 위하여 본 발명은 본 발명의 제1, 제2 및 제3의 실시예를 마련한다. The present invention in order to attain the object is provided to the first, embodiment of the second and the third of the present invention.

본 발명의 제1의 실시예는 다수의 상호접속된 프로세서소자를 갖는 멀티프로세서시스템에서 인터럽션요구선에 의해 프로세서소자의 각각에 접속되어 동작하는 인터럽션제어장치를 마련한다. The first embodiment of the present invention provide a control device for the interruption operation is connected to each of the processor elements by an interruption request line in a multiprocessor system having a plurality of interconnected processor elements.본 발명의 제1의 실시예는 프로세서소자 사이의 인터럽션요구의 제어를 위해 마련된다. The first embodiment of the present invention is provided for the control of interruption required between processor elements.

본 발명의 제1의 실시예의 인터럽션제어장치는 다수의 프로세서소자에 대응하는 다수의 인터럽션요구레지스터를 갖는 인터럽션제어레지스터를 포함한다. The first embodiment of the interruption control unit 1 of the invention includes an interruption control register having a plurality of interruption request register corresponding to the plurality of processor elements.인터럽션요구레지스터의 각각은 대응하는 프로세서소자에서 적어도 리드액세스 및 대응하는 프로세서소자 이외의 적어도 프로세서소자에서 라이트액세스 가능하게 된다. Inter each interruption request register is a write access is made possible, at least a processor element other than the at least read access, and a corresponding processor element in a processor element corresponding.또한, 인터럽션제어장치는 인터럽션요구컨트롤러를 포함한다. Further, the interruption control apparatus includes a controller, an interruption request.

인터럽션요구레지스터의 각각은 인터럽션요구레지스터에 대응하는 프로세서소자 이외의 프로세서소자의 각각에 대응하는 적어도 하나의 인터럽션요구비트를 포함한다. Each interruption request register includes at least one interruption request bit corresponding to each of the processor elements other than the processor device corresponding to the interruption request register.각각의 인터럽션요구비트는 대응하는 프로세서소자에서의 인터럽션요구의 발생을 표시하도록 대응하는 프로세서소자에 의해 설정된다. Each interruption request bit is set by the processor device corresponding to display the occurrence of an interruption request from the processor elements corresponding.

인터럽션요구컨트롤러는 인터럽션요구레지스터의 인터럽션요구비트의 설정에 응답한다. Interruption request controller is responsive to the internal settings of the interruption request bit of the interruption request register.인터럽션요구비트의 설정에 응답해서 인터럽션요구컨트롤러는 인터럽션요구비트가 속해 있는 인터럽션요구레지스터에 대응하는 프로세서소자에 인터럽션요구선을 거쳐서 인터럽션요구를 출력한다. Inter in response to the setting of the interruption request bit interruption request controller via an interruption request line to the processor elements corresponding to the interruption request register bit which is part of the interruption request and outputs an interruption request.

본 발명의 제2의 실시예는 다수의 상호접속된 프로세서소자와 I/O 등의 다수의 주변장치를 갖는 멀티프로세서시스템에서 사용하기 위한 인터럽션제어장치를 마련한다. Second embodiment of the present invention provided the interruption control apparatus for use in a multiprocessor system having a plurality of peripheral devices such as a plurality of interconnected processor elements and I / O.인터럽션제어장치는 제1의 인터럽션요구선에 의해 프로세서소자의 각각과 제2의 인터럽션요구선에 의해 주변장치의 각각에 접속되어 있다. An interruption control unit is connected to each of the peripheral devices by the interruption request line of each of the processor elements and the second by the an interruption request line of the first.본 발명의 제2의 실시예는 프로세서소자 사이 및 프로세서소자와 주변장치 사이의 인터럽션요구의 제어를 위해 마련한다. Second embodiment of the present invention is provided for the control of the interruption request of the processor between the device and a processor device and a peripheral device.

본 발명의 제2의 실시예의 인터럽션제어장치는 다수의 프로세서소자에 대응하는 다수의 인터럽션요구레지스터를 갖는 인터럽션제어레지스터를 포함한다. The second embodiment of the interruption control apparatus of the invention includes an interruption control register having a plurality of interruption request register corresponding to the plurality of processor elements.인터럽션요구레지스터의 각각은 인터럽션요구레지스터에 대응하는 적어도 프로세서소자에서 리드액세스 및 대응하는 프로세서소자 이외의 적어도 프로세서소자에서 라이트액세스 가능하게 된다. Each interruption request register is a write access is made possible, at least a processor element other than the processor element to at least read access from the processor elements and the corresponding corresponding to an interruption request register.

다수의 인터럽션인에이블레지스터는 인터럽션요구레지스터에 대응하는 인터럽션제어레지스터에 마련된다. A plurality of interruption enable register is provided in the interruption control register corresponding to the interruption request register.각각의 인터럽션인에이블레지스터는 인터럽션요구레지스터 및 인터럽션인에이블레지스터에 대응하는 적어도 프로세서소자에서 라이트액세스 가능하게 된다. Each interruption enable register is made accessible light in at least the processor elements corresponding to the interruption request register and an interruption enable register.

각각의 인터럽션요구레지스터는 인터럽션요구레지스터에 대응하는 프로세서소자 이외의 적어도 프로세서소자에 대응하는 다수의 제1의 인터럽션요구비트와 다수의 주변장치에 대응하는 다수의 제2의 인터럽션요구비트를 포함한다. Each interruption request register has a plurality of second interruption request bit corresponding to the interruption request plurality of interruption request bit and the number of peripheral devices of the first corresponding to at least a processor element other than the processor element corresponding to the register It includes.각각의 제1의 인터럽션요구비트는 대응하는 프로세서소자에 의해 설정된다. Interruption request of each of the first bit is set by the processor elements corresponding.각각의 제2의 인터럽션요구비트는 대응하는 주변장치에서의 인터럽션요구의 발생에 따라서 비트설정수단에 의해 설정된다. Interruption request of each of the second bit is set by the bit setting unit according to the occurrence of an interruption request from the peripheral device in response.인터럽션요구비트의 설정은 대응하는 프로세서소자 또는 주변장치에서의 인터럽션요구의 발생을 나타낸다. Setting of an interruption request bit denotes the occurrence of inter-interruption request from the processor device or peripheral device in response.

각각의 인터럽션인에이블레지스터는 제1의 인터럽션요구비트에 대응하는 다수의 제1의 인터럽션인에이블비트와 대응하는 인터럽션요구레지스터의 제2의 인터럽션요구비트에 대응하는 다수의 제2의 인터럽션인에이블비트를 포함한다. Each interruption enable register has a plurality of the second corresponding to the second interruption request bit of the interruption request register corresponding to the interruption, the enable bit of the first plurality of corresponding to an interruption request bit of the first in comprises an interruption enable bit.인터럽션인에이블비트의 각각은 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트에 의해 표시된 인터럽션요구의 허가를 표시하도록 인터럽션요구 및 인에이블레지스터에 대응하는 프로세서소자에 의해 설정된다. Each interruption enable bit is set by the processor device corresponding to an interruption request, and the enable register to indicate permission of interruption indicated by the interruption request bit of the corresponding interruption request register corresponding request.

인터럽션요구컨트롤러는 인터럽션요구비트와 인터럽션인에이블비트의 설정에 응답한다. Interruption request controller is responsive to an interruption request bit and the interruption setting of an enable bit.인터럽션요구컨트롤러는 인터럽션요구비트와 인터럽션인에이블비트의 설정에 따라서 인터럽션요구비트와 인터럽션인에이블비트가 설정되어 속해 있는 인터럽션요구레지스터와 인터럽션인에이블레지스터에 대응하는 프로세서소자에 인터럽션요구를 출력한다. Interruption request controller to the processor elements corresponding to the interruption request bit, and depending on the setting of the interruption enable bit interruption request bit and the interruption request register with the interruption enable register with the interruption of part of the enable bit is set, and it outputs the interruption request.

본 발명의 제3의 실시예는 다수의 상호접속된 프로세서소자와 다수의 주변장치를 갖는 멀티프로세서시스템에서 사용되는 인터럽션제어장치를 마련한다. The third embodiment of the present invention provided the interruption control apparatus used in a multiprocessor system having a plurality of interconnected processor elements and a plurality of peripheral devices.인터럽션제어장치는 제1의 인터럽션요구선에 의해 프로세서소자의 각각에 접속되고, 제2의 인터럽션요구선에 의해 주변장치의 각각에 접속되어 있다. An interruption control unit is connected to each of the peripheral devices by the interruption request line is connected to each processor element, the second by the an interruption request line of the first.본 발명의 제3의 실시예는 프로세서소자와 주변장치 사이의 인터럽션요구의 제어를 위해 마련된다. The third embodiment of the present invention is provided for the control of the interruption request of the processor between the device and a peripheral device.

본 발명의 제3의 실시예의 인터럽션제어장치는 다수의 주변장치에 대응하는 다수의 인터럽션요구레지스터를 갖는 인터럽션제어레지스터를 포함한다. The third embodiment of the interruption control apparatus of the present invention includes an interruption control register having a plurality of interruption request register corresponding to the plurality of peripheral devices.각각의 인터럽션요구레지스터는 프로세서소자의 각각에서 리드액세스 가능하게 된다. Each interruption request register is made accessible leads from the respective processor element.

또한, 인터럽션제어레지스터는 다수의 인터럽션요구레지스터에 대응하는 다수의 인터럽션인에이블레지스터를 포함한다. Also, the interruption control register contains a number of interruption enable register corresponding to a plurality of interruption request register.각각의 인터럽션인에이블레지스터는 프로세서소자의 각각에서 라이트액세스 가능하게 된다. Each interruption enable register is made accessible light in each of the processor elements.

본 발명의 제3의 실시예의 인터럽션제어장치는 또 인터럽션요구컨트롤러를 포함한다. Example interruption control apparatus of the third embodiment of the present invention also includes a controller, an interruption request.

인터럽션인에이블레지스터의 각각은 대응하는 인터럽션요구레지스터내의 다수의 인터럽션요구비트에 대응하는 다수의 인터럽션인에이블비트를 포함한다. Each interruption enable register includes a plurality of the interruption-enable bits corresponding to a plurality of interruption request bit in the request register corresponding to the interruption.각각의 인터럽션인에이블비트가 프로세서소자에 의해 설정되었을 때는 인터럽션요구 및 인에이블레지스터에 대응하는 주변장치에서 인터럽션요구 및 인에이블비트에 대응하는 프로세서소자로 인터럽션요구에 대한 허가를 나타낸다. In the peripheral device in response to an interruption request, and the enable register when each interruption, the enable bit is set by the processor element to processor element corresponding to an interruption request, and the enable bit indicates the permission for interruption request.

본 발명의 인터럽션제어장치는 단일 반도체집적회로칩상에 구성된다. An interruption control device of the present invention is configured on a single semiconductor integrated circuit chip.인터럽션제어장치는 포함하는 이러한 칩은 그의 인터럽션요구를 제어하는데 필요로 되는 어떤 형식의 프로세서시스템에도 삽입될 수 있다. Interruption control apparatus comprising such a chip can be inserted in any type of a processor system that is required to control his interruption request.

본 발명의 제1의 실시예의 칩은 인터럽션제어장치의 외부에서 리드액세스를 각각 허가하는 다수의 인터럽션요구레지스터를 갖는 인터럽션제어레지스터를 구비한 인터럽션제어장치를 그 위에 형성하고 있다. Embodiment of the first chip of the present invention can form a one interruption control apparatus with the interruption control register having a plurality of interruption request register for each permission for read access from the outside of the interruption control apparatus thereon.인터럽션요구레지스터의 각각은 인터럽션요구의 발생을 나타내도록 설정되는 적어도 하나의 인터럽션요구비트를 포함한다. Each interruption request register includes at least one interruption request bit is set to indicate the occurrence of an interruption request.

또한, 본 발명의 제1의 실시예의 인터럽션제어레지스터에는 다수의 인터럽션요구레지스터에 대응하는 다수의 인터럽션인에이블레지스터가 마련되어 있다. In addition, the embodiment of the interruption control register 1 of the present invention is provided with a plurality of interruption enable register corresponding to a plurality of interruption request register.인터럽션인에이블레지스터의 각각은 인터럽션제어장치의 외부에서 라이트액세스 가능하게 된다. Each interruption enable register is accessible to internal light from the outside of the interruption control unit.각각의 인터럽션인에이블레지스터는 대응하는 인터럽션요구레지스터의 적어도 하나의 인터럽션요구비트에 대응하는 적어도 하나의 인터럽션인에이블비트를 포함한다. Each interruption enable register comprises at least one interruption, the enable bit corresponding to at least one of the interruption request bit of the interruption request register corresponding.각각의 인터럽션인에이블비트는 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구의 허가를 나타내도록 설정된다. Each interruption enable bit is set to indicate a permission of interruption request corresponding to the corresponding interruption request bit, the interruption request to the indicated register.

또한 본 발명의 제1의 실시예의 칩상의 인터럽션제어장치는 인터럽션요구레지스터내에 인터럽션요구비트가 인터럽션요구의 발생을 나타내도록 설정되었을 때, 인터럽션요구레지스터에 대응하는 인터럽션 신호를 발생하는 인터럽션요구컨트롤러를 포함한다. In addition, the embodiment of chip interruption control unit on a first of the present invention, the interruption request when an interruption request bit in the register is set to indicate the occurrence of an interruption request, generates an interruption signal corresponding to the interruption request register including the interruption request to the controller.인터럽션 신호는 인터럽션요구가 허가된 것을 인터럽션요구비트에 대응하는 인터럽션인에이블비트가 나타내도록 설정되었을 때, 인터럽션요구컨트롤러에 의해 출력된다. An interruption signal is output by the time, and the interruption request enable bit controller has an interruption corresponding to an interruption request is permitted to the interruption request bit is set to indicate.본 발명의 제1의 실시예의 칩상의 인터럽션제어장치는 또 입력신호에 따라서 고유의 인터럽션요구레지스터에 인터럽션요구비트를 설정하는 비트설정장치를 포함한다. The first embodiment of chip interruption control unit on a first of the invention therefore also includes a bit setting unit for setting the interruption request bit in a specific interruption request register in the input signal.

본 발명의 제2의 실시예의 칩은 인터럽션제어장치의 외부에서 적어도 리드액세스를 허가하는 다수의 인터럽션요구레지스터를 갖는 인터럽션제어레지스터를 구비한 인터럽션제어장치를 그 위에 형성하고 있다. Embodiment of the second chip of the present invention can form a one interruption control apparatus with the interruption control register having a plurality of interruption request register for authorizing at least read access from the outside of the interruption control apparatus thereon.인터럽션요구레지스터의 각각은 인터럽션요구의 발생을 표시하도록 설정되는 적어도 하나의 인터럽션요구비트를 포함한다. Each interruption request register includes at least one interruption request bit is set to indicate the occurrence of an interruption request.

본 발명의 제2의 실시예의 칩상의 인터럽션제어장치는 입력신호에 따라서 인터럽션요구비트를 설정하는 비트설정장치를 포함한다. Interruption control devices on the chip example of the second embodiment of the present invention according to the input signal comprises a bit setting unit for setting the interruption request bit.

인터럽션요구컨트롤러는 인터럽션요구레지스터내에 인터럽션요구비트가 인터럽션요구의 발생을 표시하도록 설정될 때, 인터럽션요구레지스터에 대응하는 인터럽션 신호를 발생하기 위해 본 발명의 제2의 실시예의 칩상의 인터럽션제어장치내에 마련된다. Interruption request controller interruption request when an interruption request bit in the register is set to indicate the occurrence of an interruption request, the interruption request register internal to generate the interruption signal of the second embodiment the chip of the present invention corresponding to the It is provided in the interruption on the control device.인터럽션 신호는 인터럽션요구가 허가된 것을 인터럽션요구비트에 대응하는 인터럽션인에이블비트가 나타내도록 설정될 때 인터럽션요구컨트롤러에 의해 출력된다. An interruption signal is output from the interruption request when the controller sets the interruption-enable bits corresponding to the interruption request is permitted to the interruption request bit to indicate.또한, 본 발명의 제2의 실시예의 칩은 그 위에 인터럽션제어장치와 함께 프로세서시스템의 버스를 제어하는 버스제어장치를 마련하고 있다. In addition, the embodiment of the second chip of the present invention is to provide a bus control apparatus for controlling a bus of a processor system with an interruption control device thereon.

이하, 제1도 내지 제8도를 참조해서 멀티프로세서시스템에 접속된 인터럽션제어장치의 제1, 제2 및 제3의 실시예와 하나의 반도체집적회로칩상에 형성된 인터럽션제어장치의 제1 및 제2의 실시예에 대해서 설명한다. Hereinafter, the first of the interruption control unit connected to the first road to the eighth Referring to a multiprocessor system, the second and the first of the interruption control device formed in the third embodiment and a semiconductor integrated circuit chip of and a a description will be given of the embodiment of FIG.

본 발명의 장치는 통상 제1도 및 제2도에 도시한 것이며, 제1도는 다수의 프로세서소자(103-1)∼(103-4)를 갖는 멀티프로세서시스템을 도시한 것이다. Apparatus of the present invention will normally first one shown in Fig. 2 and also, the one would turn shows a plurality of processor elements (103-1) to a multiprocessor system having a (103-4) 1.프로세서소자(103-1)∼(103-4)는 제1의 버스(101)에 의해 상호접속되어 있다. Processor device (103-1) to (103-4) are interconnected by a bus 101 of the first.또한, 주변장치(106-1)∼(106-24)중의 몇 개는 I/O 장치이어도 좋은 다수의 주변장치(106-1)∼(106-24)도 마련되어 있다. In addition, some of the peripheral devices (106-1) - (106-24) is also a - (106-24), a peripheral device (106-1) may be a great number of I / O devices.또한, 멀티프로세서시스템의 인터럽션요구를 제어하는 인터럽션제어장치(104)도 마련되어 있다. Further, also a interruption control unit 104 for controlling an interruption request in the multi-processor system.이 인터럽션제어장치(104)는 제1의 인터럽션요구선(109-1)∼(109-4)에 의해 프로세서소자의 각각에 접속되어 있다. The interruption control unit 104 is connected to each processor element by an interruption request line (109-1) to (109-4) of the first.또, 인터럽션제어장치(104)는 제2의 인터럽션요구선(110-1)∼(110-24)에 의해 주변장치(106)의 각각에 접속되어 있다. Further, the interruption control unit 104 is connected to each of the peripheral devices 106 by the interruption request line 110-1 - (110-24) of the second.이 주변장치는 제2의 버스(102)에 의해 상호접속되어 있다. The peripheral devices are interconnected by a second bus (102).버스제어장치(105)는 그의 동작을 제어하기 위하여 제1의 버스(101)과 제2의 버스(102) 사이에 접속되어 있다. Bus controller 105 is connected between the first bus 101 and second bus 102 in order to control its operation.인터럽션제어장치(104)는 버스커넥터(108)을 통해서 제1의 버스(101)을 제어한다. An interruption control unit 104 controls the bus 101 of the first bus through the connector 108. The

본 발명의 제1의 실시예에 따르면, 제1도에 도시한 바와 같이 다수의 상호접속된 프로세서소자(103-1)∼(103-4)를 갖는 멀티프로세서시스템에서 동작하는 인터럽션제어장치(104)를 마련하는 것이다. Interruption control apparatus according to the first embodiment of the present invention, operating in a multiprocessor system having a plurality of interconnected processor elements (103-1) to (103-4) as shown in FIG. 1 ( to provide a 104).본 발명의 제1의 실시예는 프로세서소자 사이의 인터럽션요구의 제어를 위해 마련된다. The first embodiment of the present invention is provided for the control of interruption required between processor elements.

제1의 실시예의 인터럽션제어장치(104)는 제4도에 도시한 바와같이 다수의 프로세서소자(103-1)∼(103-4)에 대응하는 다수의 인터럽션요구레지스터 PPINT1-4와 (301-1)∼(301-4)를 갖는 인터럽션요구레지스터(107)을 포함하고 있다. The first embodiment and the interruption control unit 104 is also a fourth plurality of interruption request register corresponding to the plurality of processor elements (103-1) to (103-4) as shown in PPINT1-4 of ( 301-1) - includes an interruption request register (107) having a (301-4).각각의 인터럽션요구레지스터 PPINT는 대응하는 프로세서소자(103)에서 리드액세스 및 대응하는 프로세서소자(103) 이외의 적어도 프로세서소자(103)에서 라이트액세스할 수 있도록 되어 있다. Each interruption request register PPINT is to write access at least a processor element 103 other than the processor device 103 to read access and response from the processor element 103 corresponding.또한, 제1의 실시예의 인터럽션제어장치(104)는 다음에 그의 동작을 설명하는 인터럽션요구컨트롤러(111)을 포함한다. In addition, the first embodiment of the interruption control unit 104 includes an interruption request controller 111 for explaining its operation in the following.

본 발명의 제1의 실시예에서는 인터럽션요구레지스터 PPINT1-4에 대응하는 다수의 인터럽션인에이블레지스터 PPENB1-4가 프로세서소자(103)의 인터럽트의 발생을 방지하도록 인터럽션제어장치(104)의 인터럽션제어레지스터(107)에 마련된다. A plurality of interruption enable register PPENB1-4 the processor device an interruption control unit 104 so as to prevent the occurrence of an interrupt of 103 corresponding to the interruption request register PPINT1-4 the first embodiment of the present invention It is provided in the interruption control register 107.이 특징은 프로세서소자(103)에 의해 실행되는 중요한 동작을 인터럽트하지 않도록 하는데 유용하다. This feature is useful so as not to interrupt the relevant operation executed by a processor element 103.

본 발명의 제2의 실시예는 제1도, 제5도 및 제7도에 도시한 바와같이 다수의 상호접속된 프로세서소자(103)과 다수의 주변장치(106-1)∼(106-24)를 갖는 멀티프로세서시스템에서 사용되는 인터럽션제어장치(104)를 마련하는 것이다. Second embodiment of the present invention, FIG. 1, the fifth one of the processor elements 103 and a plurality of peripheral devices (106-1) a plurality of interconnected as shown in Figure and 7 - (106-24 ) to prepare an interruption control unit 104 used in a multiprocessor system having a.본 발명의 제2의 실시예는 프로세서소자 사이 및 프로세서소자와 주변장치 사이의 인터럽션요구의 제어를 위해 마련된다. Second embodiment of the present invention is provided for the control of the interruption request of the processor between the device and a processor device and a peripheral device.

본 발명의 제3의 실시예는 제1도 및 제6도에 도시한 바와 같이 다수의 상호접속된 프로세서소자(103-1)∼(103-4)와 다수의 주변장치(106-1)∼(106-24)를 갖는 인터럽션제어장치(104)를 마련한다. The third embodiment of the present invention, FIG. 1 and the like shown in FIG 6, a plurality of interconnected processor elements (103-1) to (103-4) and a number of peripheral devices 106-1 ~ establish the interruption control unit 104 having a (106-24).본 발명의 제3의 실시예는 프로세서소자와 주변장치 사이의 인터럽션요구의 제어를 위해 마련된다. The third embodiment of the present invention is provided for the control of the interruption request of the processor between the device and a peripheral device.

제3의 실시예의 인터럽션제어장치(104)는 제6도에 도시한 바와같이 다수의 주변장치(106-1)∼(106-24)에 대응하는 다수의 인터럽션요구레지스터 CHINT1-24와 다수의 인터럽션요구레지스터 CHINT1-24에 대응하는 다수의 인터럽션인에이블레지스터 CHENB1-24를 갖는 인터럽션제어레지스터(107)을 포함한다. The third embodiment of the interruption control unit 104 of a plurality of interruption request register CHINT1-24 and a number corresponding to Figure 6 a plurality of peripheral devices (106-1) - (106-24) as shown in to the interruption it includes an interruption control register 107 having a plurality of interruption CHENB1-24 enable register corresponding to the request register CHINT1-24.

주변장치(106-1)∼(106-24)에서의 인터럽션요구는 제2의 인터럽션요구선(110-1)∼(110-24)에 의해 래치(702-1)∼(702-24)에 각각 공급된다. A peripheral device (106-1) - (106-24), the interruption request latch (702-1) - (702-24 by the interruption request line 110-1 - (110-24) of the second in ) it is supplied to the.인터럽션요구는 래치(702-1)∼(702-24)내의 내부신호와 동기해서 래치(703-1)∼(703-24)에 설정된다. Interruption request in synchronization with the internal signal in a latch (702-1) - (702-24) is set to the latch (703-1) - (703-24).

인터럽션요구를 제1의 인터럽션요구선(109-1)∼(109-4)에 의해 프로세서소자(103)으로 출력할 수 있는 가를 결정하기 위하여 래치(703-1)∼(703-24)의 각각과 래치(708-1)∼(711-24)의 각각은 AND게이트(712-1)∼(715-24)에 의해 함께 AND된다. A latch (703-1) - (703-24) to determine whether the interruption in the request can be output to the processor device 103 by the interruption request line (109-1) to (109-4) of the first and each of the respective latch (708-1) - (711-24) are aND together by an aND gate (712-1) - (715-24).예를 들면, 래치(703)의 비트가 대응하는 주변장치(106)에서의 인터럽션요구의 발생을 나타내도록 설정되고, 래치(703)의 비트에 대응하는 래치(708)의 비트가 인터럽션요구의 인에이블(허가, 해제(unmaskea))을 나타내도록 설정되면, AND게이트(712-1)∼(712-24)에서의 출력중의 하나가 OR게이트(717)에 설정되어 제1의 인터럽션요구선(109-1)상의 인터럽션요구를 프로세서소자(103-1)로 출력한다. For example, the request bit of the latch 708 corresponding to the bit of the peripheral device 106, the interruption is set to indicate the occurrence of a request latch 703, in which bits corresponding to the latch 703, an interruption of the enable (permission, release (unmaskea)) is set to indicate, AND gates (712-1) - one of the outputs in (712-24) is set to the OR gate 717, the interruption of the first It outputs an interruption request on the request line (109-1) to a processor device 103-1.

AND게이트(713-1)∼(715-24)로부터의 출력은 래치(703-1)∼(703-24)의 비트중의 하나가 주변장치(106)중의 하나에서의 인터럽션요구의 발생을 나타낼 때, 제1의 인터럽션요구선(109-2)∼(109-4)상의 인터럽션요구를 출력하는 OR게이트(718)∼(720)으로 공급되고, 래치(709-1)∼(711-24)의 비트중의 하나는 대응하는 프로세서소자(103)에 대해서 인터럽션요구가 허가된 것을 나타내도록 설정된다. The output from the AND gate (713-1) - (715-24) is the occurrence of an interruption request from the one of the latches (703-1), - a peripheral device 106 of the bits of the (703-24) when expressed, the is supplied to the interruption request line (109-2) - (109-4) interruption OR gates 718 - 720, for outputting a request on a first latch (709-1) ... (711 -24), one of the bit of the is set for the processor element 103 corresponding to indicate that the interruption request is permitted.

래치(708-1∼24), (709-1∼24), (710-1∼24) 및 (711-1∼24)에 각각 대응하는 인터럽션인에이블레지스터 CHENB1-4의 데이타는 리드액세스동작이 리드디코더(721)을 거쳐서 실행되었을 때, AND게이트(730-1∼24), (731-1∼24), (732-1∼24) 및 (733-1∼24)를 거쳐서 OR게이트(736-1∼24)에서 출력된다. The latch (708-1~24), (709-1~24), (710-1~24) and the data of the interruption enable register CHENB1-4 respectively corresponding to (711-1~24) is a read access operation when run through a lead decoder (721), OR gate via an aND gate (730-1~24), (731-1~24), (732-1~24) and (733-1~24) ( is output from the 736-1~24).또한, 디코더(721)에서의 리드액세스동작에 의해 래치(703-1∼24)에 각각 대응하는 인터럽션요구레지스터 CHINT1-4의 데이타가 OR게이트(737)에서의 출력에 의해 OFF되는 AND게이트(734-1∼24)를 거쳐서 출력된다. In addition, AND gate the data in the interruption request register CHINT1-4 respectively corresponding to the latch (703-1~24) by the read access operation from the decoder 721 to be OFF by the output of the OR gate 737 ( via the 734-1~24) is output.

제8도는 그 위에 형성된 인터럽션제어장치(104)와 제1 및 제2의 버스(101) 및 (102)를각각 제어하는 버스컨트롤러회로(501)을 갖는 반도체집적회로칩(112)의 제1 및 제2의 실시예를 도시한 것이다. Eighth turn the first of the interruption control unit 104 and the first and the second bus 101 and the semiconductor integrated circuit chip 112 having a bus controller circuitry 501, which respectively control the 102 formed thereon and shows an embodiment of a second.버스컨트롤러회로(501)은 버스커넥터(108)과 제2의 버스(102)에 접속되어 있다. Bus controller circuitry 501 is connected to a bus connector 108 and the bus 102 of the second.멀티프로세서시스템의 다른 모든 소자는 제1도와 마찬가지로 해서 동일한 기능을 갖고 접속되어 있다. All other elements of the multiprocessor system are connected with the same function the same manner help the first.

단일집적회로칩(112)상에 형성된 인터럽션제어장치(104)는 그의 인터럽션요구를 제어하도록 임의의 형식의 프로세서시스템내에 삽입될 칩을 사용할 수도 있다. The interruption is formed on a single integrated circuit chip 112, the controller 104 may use the chip is inserted into the system processor of any type to control his interruption request.

칩(112)내의 제1의 실시예는 칩(112)상에 형성된 인터럽션제어장치(104)에 대해서 인터럽션제어레지스터(107)을 갖기 위해 마련된다. The first embodiment in the chip 112 is arranged to have an interruption control register (107) with respect to the interruption control unit 104 is formed on the chip 112.인터럽션제어레지스터(107)은, 예를들면 제2도에 도시한 바와같이 인터럽션제어장치(104)의 외부에서 리드액세스를 각각 허가하는 다수의 인터럽션요구레지스터 CHINT1-4를 포함한다. An interruption control register 107, for example, it includes a plurality of interruption of the interruption request register CHINT1-4 respectively permit the read access from the outside of the control device 104 as shown in FIG. 2.인터럽션요구레지스터 CHINT의 각각은 인터럽션요구의 발생을 설정하였을 때를 나타내기 위해 CI1-24로 표시된 적어도 하나의 인터럽션요구비트(201)을 포함한다. Each interruption request register CHINT includes at least one interruption request bit 201 labeled CI1-24 to indicate when setting the occurrence of an interruption request.

반도체집적회로칩의 제1의 실시예의 인터럽션제어장치(104)는 제2의 인터럽션요구선(110)의 하나에 공급된 입력신호에 따라서 고유의 인터럽션요구레지스터 CHINT에 인터럽션요구비트 CI를 설정하는 비트설정장치(113)을 포함한다. The semiconductor integrated circuit of the embodiment of the first chip interruption control unit 104 an interruption request bit in the unique interruption request register CHINT in accordance with the input signal supplied to one second interruption request line 110 of the CI It includes a bit setting unit 113 to set up.

제2의 실시예에서의 칩(112)상의 인터럽션제어장치(104)는 제2의 인터럽션요구선(110)상에 공급된 입력신호에 따라서 인터럽션요구비트 CI를 설정하는 비트설정장치(113)을 포함한다. An interruption control unit 104 is therefore the interruption bit that sets the request bit CI set on an input signal supplied to the interruption request line 110 of the second devices on the chip 112 in the second embodiment of the ( 113) includes.

제2의 실시예에서의 칩상의 인터럽션제어장치(104)는 또 인터럽션요구의 발생을 표시하는 인터럽션요구비트 CI가 속해 있는 인터럽션요구레지스터 CHINT에 대응하는 제1의 인터럽션요구선(109)중의 하나로 인터럽션 신호를 출력하는 인터럽션요구컨트롤러(111)도 포함한다. An interruption control unit 104 on the chip in the second embodiment of the addition interruption requires the interruption request line of the first corresponding to an interruption request register CHINT belonging to the interruption request bit CI indicating the generation ( 109) also includes an interruption request controller 111 for outputting an interruption signal to one of.그러나, 인터럽션 신호는 인터럽션요구비트 CI에 대응해서 인터럽션요구가 허가된 것을 나타내는 인터럽션인에이블비트 CE가 설정될 때까지 출력되지 않는다. However, an interruption signal is not output until the interruption enable bit set indicates that the CE corresponding to the interruption request bit CI interruption request is permitted.

또한, 제2의 실시예의 반도체집적회로칩(112)는 그 위에 형성된 인터럽션제어장치(104)와 함께 프로세서시스템의 버스를 제어하는 버스컨트롤러회로(501)을 갖는다. Further, in the semiconductor integrated circuit chip 112 of the second bus has a controller circuit 501 for controlling a bus of a processor system with an interruption control unit (104) formed thereon.

따라서, 본 발명의 상기 실시예에 따르면, 인터럽션요구가 주변장치 또는 프로세서소자에 의해 초기화되었는가를 프로세서소자로 알리는 인터럽션요구를 효율적으로 제어하는데 필요한 하드웨어의 양을 저감하는 다수의 프로세서소자를 갖는 멀티프로세서시스템의 동작을 위한 인터럽션제어장치가 마련된다. Thus, according to the embodiment of the invention, the interruption request has a plurality of processor elements for reducing the amount of hardware necessary to efficiently control the interruption request to inform the processor device to been initiated by the peripheral device or the processor device the interruption control unit for the operation of the multiprocessor system is provided.

또, 본 발명의 상기 실시예에 따르면, 인터럽션제어장치는 인터럽션요구가 주변장치 또는 프로세서소자에 의해 발생된 동시 및 순차적인 인터럽션명령을 효과적으로 제어하는 다수의 프로세서소자를 갖는 멀티프로세서시스템에서 사용하기 위해 마련된다. In addition, according to the embodiment of the invention, the interruption control unit the interruption request is in a multiprocessor system having a plurality of processor elements for effective control of the simultaneous and sequential interruption command is generated by the peripheral device or the processor device It is provided for use.

또한, 상술한 바와같이 본 발명에서는 초기화된 특정인터럽션요구와 주변장치 또는 프로세서소자로부터의 인터럽션요구원을 식별하는 다수의 프로세서소자를 갖는 멀티프로세서시스템의 동작을 위해 인터럽션제어장치가 마련된다. Further, the interruption control unit is provided for the operation of the multiprocessor system having a plurality of processor elements to identify an interruption request source of from a specific interruption request and the peripheral device or processor device initialization in the present invention as described above, .

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다. Above has been described the invention made by the present inventors in detail according to the embodiments of the invention, the invention is not limited to the above embodiments, it is needless to say possible to change in various ways within a scope not departing the gist thereof.예를들면, 본 발명은 인터럽션요구와 인터럽션요구원의 식별을 요구하는 어떠한 것에도 적용 가능하다. For example, the present invention is also applicable to any requires identification of an interruption request and the interruption request source.

Claims (14)

Translated from Korean

다수의 상호접속된 프로세서소자를 포함하는 멀티프로세서시스템에서 인터럽션요구를 제어하고, 인터럽션요구선에 의해 각각의 프로세서소자에 접속되어 있는 인터럽션제어장치에 있어서, 상기 프로세서소자에 대응하는 다수의 인터럽션요구레지스터를 가지며, 각각의 인터럽션요구레지스터가 대응하는 프로세서소자에서 적어도 리드액세스 가능하고, 상기 대응하는 프로세서소자 이외의 적어도 프로세서소자에서 라이트액세스 가능하고, 상기 프로세서소자에 대응하는 다수의 인터럽션요구비트를 포함하며, 상기 각각의 인터럽션요구비트가 상기 대응하는 프로세서소자에서 상기 인터럽션요구레지스터에 대응하는 프로세서소자로 인터럽션요구의 발생을 표시하도록 대응하는 프로세서소자에 의해 설정되는 인터럽션제어레지스터와 상기 인터 In the plurality of interconnected processor elements controlling the interruption request from the multiprocessor system, it is connected to each of the processor elements by an interruption request line interruption control device comprising a plurality of corresponding to the processor elements inter has an interruption request register, each of the interruption request register is enabled at least read access from the processor elements corresponding to the plurality of inter that the write access is possible in at least a processor element other than a processor elements corresponding to the corresponding to the processor elements includes interruption request bit, and the interruption wherein each of the interruption request bit set by the processor device corresponding to display the occurrence of an interruption request to the processor device corresponding to the interruption request register in the processor device of the corresponding control registers and the inter럽션요구비트의 설정에 따라서 인터럽션요구레지스터내에 인터럽션요구비트가 설정되었을 때 인터럽션요구를 인터럽션요구레지스터에 대응하는 프로세서소자로 출력하는 인터럽션요구컨트롤러를 포함하는 인터럽션제어장치. Interruption control apparatus comprising a controller for outputting an interruption request to the processor elements corresponding to the interruption request to the interruption request time register according to the setting of the interruption request bit when the interruption request bit is set in the interruption request register.

특허청구의 범위 제1항에 있어서, 또 상기 대응하는 인터럽션요구레지스터에 대응하는 적어도 하나의 프로세서소자에서 라이트액세스를 허가하는 상기 인터럽션제어레지스터내에 포함된 상기 인터럽션요구레지스터에 대응하는 다수의 인터럽션인에이블레지스터를 포함하고, 상기 각각의 인터럽션인에이블레지스터는 상기 대응하는 인터럽션요구레지스터의 상기 다수의 인터럽션요구비트에 대응하는 다수의 인터럽션인에이블비트를 포함하고, 상기 각각의 인터럽션인에이블비트는 상기 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구의 허가를 표시하도록 대응하는 프로세서소자에 의해 설정되고, 상기 인터럽션요구컨트롤러는 상기 인터럽션요구비트와 인터럽션인에이블비트의 설정에 따라서, 상기 인터 In the claims, claim 1, and a number of corresponding to the corresponding interruption request is the interruption request register included in the interruption control register for allowing the write access from the at least one processor element corresponding to the register that interruption of including the enable register, and the enable register each of the interruption is the corresponding interruption includes a plurality of the interruption-enable bits corresponding to the interruption request bit of the plurality of the request register, and to the respective interruption, the enable bit is set by the processor elements that correspond to show authorization of the corresponding interruption request corresponding interruption request bit, the interruption request is displayed to the register, and the interruption request controller and the interruption request bit according to the setting of the interruption-enable bit, and the inter션인에이블비트가 설정되었을 때 상기 인터럽션요구비트와 상기 인터럽션인에이블비트가 각각 속해 있는 상기 인터럽션요구레지스터와 상기 인터럽션인에이블레지스터에 대응하는 프로세서소자로 인터럽션요구를 출력하는 인터럽션제어장치. When syeonin enable bit is set, the interruption control for outputting an interruption request to the processor device corresponding to the interruption request bit and the interruption of the enable bits are respectively part of the interruption request register with the interruption in the enable register Device.

특허청구의 범위 제2항에 있어서, 또 상기 멀티프로세서시스템은 제2의 인터럽션요구선에 의해 상기 인터럽션제어장치에 각각 접속된 다수의 주변장치를 포함하고, 상기 각각의 인터럽션요구레지스터는 상기 주변장치에 대응하는 다수의 제2의 인터럽션요구비트를 포함하고, 상기 각각의 제2의 인터럽션요구비트는 대응하는 주변장치에서의 인터럽션요구의 발생을 표시하도록 비트설정수단에 의해 설정되고, 상기 각각의 인터럽션인에이블레지스터는 상기 대응하는 인터럽션요구레지스터의 상기 제2의 인터럽션요구비트에 대응하는 다수의 제2의 인터럽션인에이블비트를 포함하고, 상기 각각의 인터럽션인에이블비트는 상기 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구의 허가를 표시하도록 대응하는 프 In the claims, claim 2, and wherein the multiprocessor system comprises a plurality of peripheral devices respectively connected to the interruption control unit by the interruption request line of claim 2, wherein each of the interruption request register is It includes a plurality of second interruption request bit of which corresponds to the peripheral device, and wherein each of the second interruption request bit of the is set by the inter-bit setting means to indicate the occurrence of the interruption request from the peripheral device, corresponding and, an enable register each of the interruption is the corresponding interruption request register the second interruption includes a plurality of the second interruption, the enable bit corresponding to the request bit, and each of the interruption of the program enable bit corresponding to show the approval of the corresponding interruption request corresponding interruption request bit, the interruption request is displayed to the register세서소자에 의해 설정되고, 상기 인터럽션요구컨트롤러는 상기 인터럽션요구비트와 인터럽션인에이블비트의 설정에 따라서, 상기 인터럽션인에이블비트가 설정되었을 때 상기 인터럽션요구비트와 상기 인터럽션인에이블비트가 각각 속해 있는 상기 인터럽션요구레지스터와 상기 인터럽션인에이블레지스터에 대응하는 프로세서소자로 인터럽션요구를 출력하는 인터럽션제어장치. Processor is set by the device, the interruption request controller is the interruption request bit and the interruption in accordance with the setting of the enable bit, wherein the interruption enabling the interruption request bit and the interruption enabled when the bit is set, an interruption control unit that outputs an interruption request to the processor device corresponding to the interruption request register with the interruption enable register bit in each part.

다수의 상호접속된 프로세서소자와 다수의 주변장치를 포함하는 멀티프로세서시스템에서 인터럽션요구를 제어하고, 제1의 인터럽션요구선에 의해 상기 프로세서소자의 각각에 접속되고, 제2의 인터럽션요구선에 의해 상기 주변장치의 각각에 접속되어 있는 인터럽션제어장치에 있어서, 상기 프로세서소자의 각각에서 각각 리드액세스 가능하고, 상기 프로세서소자의 각각에서 각각 라이트액세스 가능하며, 상기 주변장치에 대응하는 다수의 인터럽션요구레지스터와 상기 인터럽션요구레지스터에 대응하는 다수의 인터럽션인에이블레지스터를 갖는 인터럽션제어레지스터와 상기 인터럽션요구레지스터에 대응하는 주변장치에 의해 발생된 인터럽션요구에 따라서 인터럽션요구레지스터에 인터럽션요구비트를 설정하고, 인터럽션요구가 허가된 것 In a multiprocessor system comprising a plurality of interconnected processor elements and a plurality of peripheral control the interruption request and by the interruption request line of the first is connected to each of said processor elements, and the interruption request of the second in by the line in the interruption control unit which is connected to each of the peripheral devices, each possible read access from each said processor element, and wherein each available write access from each said processor element, a number corresponding to the peripheral devices of interruption in response to a request register with the interruption request register an interruption request is generated by the peripheral device corresponding to the number of interruption of the interruption control register and the interruption request register having an enable register corresponding to the interruption request the setting is an interruption request bit in the register, the interruption request is granted 대응하는 인터럽션인에이블비트가 나타낼 때 설정되어 있는 상기 인터럽션요구비트에 대응하는 프로세서소자로 인터럽션요구를 출력하는 인터럽션요구컨트롤러를 포함하며, 각각의 인터럽션요구레지스터는 각각이 상기 인터럽션요구레지스터에 대응하는 주변장치에서 상기 인터럽션요구비트에 대응하는 프로세서소자로 인터럽션요구의 발생을 표시하도록 설정되고 상기 프로세서소자에 대응하는 다수의 인터럽션요구비트를 포함하고, 각각의 인터럽션인에이블레지스터는 각각이 상기 대응하는 인터럽션요구레지스터에 대응하는 주변장치에서 대응하는 인터럽션요구비트에 대응하는 프로세서소자로 인터럽션요구에 대한 허가를 표시하도록 대응하는 프로세서소자에 의해 설정되고 대응하는 인터럽션요구레지스터내의 상기 다수의 인터럽션 Corresponding interruption in that the enable bit is set to indicate comprises an interruption request controller for outputting an interruption request to the processor device corresponding to the interruption request bit, each of the interruption request register which is said interruption respectively It sets in the peripheral device to indicate the occurrence of an interruption request to the processor device corresponding to the interruption request bit and the number of interruption includes a request bit, and each of the interruption corresponding to the processor elements corresponding to the demand register, enable register is internal, each of which is set by the processor elements corresponding to the processor elements corresponding to the interruption request bit corresponding to the peripheral devices to display authorization for the interruption request corresponding to an interruption request register and the corresponding response the plurality of interruption in the interruption request register구비트에 대응하는 다수의 인터럽션인에이블비트를 포함하는 인터럽션제어장치. An interruption control unit comprising a plurality of the interruption-enable bits corresponding to nine bits.

인터럽션제어장치의 외부에서 액세스 가능하며, 각각이 인터럽션요구의 발생이 설정된 때를 나타내는 다수의 인터럽션요구비트를 갖는 다수의 인터럽션요구레지스터, 대응하는 인터럽션요구레지스터의 인터럽션요구비트에 대응하고 각각이 상기 대응하는 요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구에 대한 허가를 설정한 때를 나타내는 다수의 인터럽션인에이블비트를 갖고, 상기 인터럽션요구레지스터에 대응하며, 각각이 상기 인터럽션제어장치의 외부에서 라이트액세스 가능한 다수의 인터럽션인에이블레지스터와 상기 인터럽션요구비트와 인터럽션인에이블비트의 설정에 따라서, 상기 인터럽션인에이블비트가 설정될 때 상기 인터럽션요구비트와 상기 인터럽션인에이블비트가 각각 속해 있는 인터럽션요구레지스터 Inter accessible from the outside of the interruption control unit, and a plurality of interruption request register, an interruption request bit of the interruption request register corresponding to each having a plurality of interruption request bit which indicates when a set occurrence of an interruption request corresponding respectively to have a corresponding plurality of interruption enablement bit indicating when set permission for the corresponding interruption request bits shown an interruption request to the request register, corresponding to the interruption request register, the respective the interruption in accordance with the light-accessible plurality of interruption enable register and the interruption request bit and the interruption setting of an enable bit from the outside of the control device, the interruption request bit when the interruption enable bit is set and an interruption request register with the interruption, the enable bit is part of each와 인터럽션인에이블레지스터에 대응하는 인터럽션요구를 출력하는 인터럽션수단을 포함하는 인터럽션제어장치. And an interruption control device comprises an interruption means for outputting an interruption request corresponding to the interruption enable register.

특허청구의 범위 제5항에 있어서, 또 입력신호에 대응하는 인터럽션요구비트를 설정하는 비트설정수단을 포함하는 인터럽션제어장치. In the claims claim 5, wherein the interruption control unit that also includes an interruption bit setting means for setting the desired bit corresponding to the input signal.

특허청구의 범위 제5항에 있어서, 상기 인터럽션제어장치는 단일 반도체집적회로칩상에 형성되는 인터럽션제어장치. In the claims claim 5, wherein said interruption control unit the interruption control unit which is formed in a single semiconductor integrated circuit chip.

특허청구의 범위 제6항에 있어서, 상기 인터럽션제어장치는 단일 반도체집적회로칩상에 형성되는 인터럽션제어장치. In the claims of claim 6, wherein the interruption control unit the interruption control unit which is formed in a single semiconductor integrated circuit chip.

특허청구의 범위 제7항에 있어서, 또 상기 인터럽션제어장치와 함께 상기 칩상에 형성되어 버스를 제어하는 버스제어장치를 포함하는 인터럽션제어장치. In the claims, claim 7, and the interruption control unit comprising a bus controller which controls the bus is formed on the chip together with said interruption control unit.

특허청구의 범위 제5항에 있어서, 또 상기 다수의 인터럽션요구레지스터와 상기 다수의 인터럽션인에이블레지스터를 포함하는 인터럽션제어레지스터, 입력신호에 따라서 인터럽션요구비트를 인터럽션요구레지스터에 설정하는 비트설정장치를 포함하는 인터럽션제어장치. In the claims, claim 5, and setting the interruption request bit according to the interruption control register, the input signal including the plurality of interruption enable register and the plurality of interruption request register in the interruption request register an interruption control unit that includes a bit setting apparatus.

특허청구의 범위 제10항에 있어서, 또 상기 인터럽션제어장치와 함께 상기 칩상에 형성되어 버스를 제어하는 버스제어장치를 포함하는 인터럽션제어장치. In the claims, it claims 10, and the interruption control unit comprising a bus controller which controls the bus is formed on the chip together with said interruption control unit.

다수의 프로세서소자와 상기 프로세서소자에 대응하는 다수의 인터럽션요구레지스터와 인터럽션요구수단을 가지며, 상기 멀티프로세서시스템의 프로세서소자 사이의 인터럽션요구를 제어하는 인터럽션제어장치를 포함하고, 각각의 인터럽션요구레지스터는 대응하는 프로세서소자에서 리드액세스를 허가하고, 상기 대응하는 프로세서소자 이외의 적어도 프로세서소자에서 라이트액세스를 허가하며, 각각의 프로세서소자에서의 인터럽션요구의 발생을 표시하도록 설정되는 다수의 인터럽션요구비트를 포함하고, 상기 인터럽션요구수단은 인터럽션요구레지스터의 인터럽션요구비트의 설정에 따라서 설정되어 있는 상기 인터럽션요구비트가 속해 있는 인터럽션요구레지스터에 대응하는 프로세서소자로 인터럽션요구를 출력하는 멀티프로세서시 Having a plurality of processor elements and a plurality of interruption request register with the interruption request means corresponding to said processor device, comprising the interruption control device for controlling the interruption request between the processor elements of the multi-processor system, each a number which is set an interruption request register to indicate the occurrence of the allow read access by the processor elements corresponding to the corresponding processor element interruption request at least permit a write access from the processor element, and in each processor element other than the including the interruption request bit, and the interruption request means transmits an interruption request register of interruption to the processor device corresponding to which is set according to the setting of the required bits to the interruption request register with the bit is part of the interruption request inter when multi-processor for outputting interruption request템. System.

특허청구의 범위 제12항에 있어서, 또 상기 인터럽션제어장치내에 포함되어 상기 인터럽션요구레지스터에 대응하는 다수의 인터럽션인에이블레지스터를 포함하고, 각각의 인터럽션인에이블레지스터는 적어도 하나의 대응하는 프로세서소자에서 라이트액세스를 허가하고, 각각의 인터럽션인에이블레지스터는 각각의 인터럽션인에이블비트가 설정되었을 때 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구에 대한 허가를 나타내고 대응하는 인터럽션요구레지스터의 상기다수의 인터럽션요구비트에 대응하는 다수의 인터럽션인에이블비트를 포함하고, 상기 인터럽션요구수단은 상기 인터럽션요구비트와 인터럽션인에이블비트의 설정에 따라서, 상기 인터럽션인에이블비트가 설정되었을 때 상기 인터럽션요구 In the claims, claim 12, also included in the interruption control unit a number of interruption of including the enable register, each of the interruption enable register corresponding to the interruption request register has at least one corresponding It permits the write access from the processor elements, and each of the interruption-enable register, which is a license for a corresponding interruption request bits shown an interruption request to the interruption request register corresponding to when each of the interruption enable bit is set, It represents response includes a plurality of the interruption-enable bits corresponding to the plurality of interruption request bit of the interruption request register, and the interruption request means for, depending on the setting of the interruption request bit and the interruption enable bit the interruption request time, when the interruption, the enable bit is set,비트와 상기 인터럽션인에이블비트가 각각 속해 있는 인터럽션요구레지스터와 인터럽션인에이블레지스터에 대응하는 프로세서소자로 인터럽션요구를 출력하는 멀티프로세서시스템. Bit and the interruption enable bit is a multiprocessor system, for outputting an interruption request to the processor elements corresponding to the interruption request register with the interruption enable register in each part.

특허청구의 범위 제13항에 있어서, 또 다수의 주변장치를 포함하고, 상기 각각의 인터럽션요구레지스터는 상기 주변장치에 대응하며, 각각이 대응하는 주변장치에서의 인터럽션요구의 발생을 설정할 때를 나타내는 다수의 제2의 인터럽션요구비트를 포함하고, 상기 각각의 인터럽션인에이블레지스터는 각각의 인터럽션인에이블비트가 설정되었을 때 대응하는 인터럽션요구레지스터의 대응하는 인터럽션요구비트로 표시된 인터럽션요구의 허가를 나타내고 상기 제2의 인터럽션요구비트에 대응하는 다수의 제2의 인터럽션인에이블비트를 포함하며, 상기 인터럽션요구수단은 프로세서소자 또는 주변장치에 의해 발생된 인터럽션요구의 발생에 따라서 인터럽션요구레지스터에 상기 프로세서소자 또는 주변장치에 대응하는 인터럽션요구비트를 설정하 In the claims, claim 13, and includes a plurality of peripheral devices, wherein each interruption request register, when set, the occurrence of an interruption request from the peripheral device to the corresponding to the peripheral device, respectively a plurality of second interruption includes a request bit, of the respective indicating an interruption enable register, respectively of an interruption of the corresponding interruption request when enabled when the bit is set corresponding to an interruption request bits indicated that inter-register indicates the permission of interruption request having a number of the second interruption, the enable bit of the corresponding interruption request bit of the second, the interruption request means of an interruption request is generated by a processor device or peripheral Therefore, the generation by setting an interruption request bit corresponding to the processor elements or peripherals to the interruption request register고, 상기 인터럽션요구비트에 대응하는 인터럽션인에이블비트가 설정되었을 때 상기 인터럽션요구레지스터에 대응하는 프로세서소자로 인터럽션요구를 출력하는 멀티프로세서시스템. And, a multiprocessor system for outputting an interruption request to the processor device corresponding to the interruption when the interruption request register enable bits corresponding to the interruption request bit is set.

KR910003591A1990-03-081991-03-06Multiprocessor system and apparatus for interrupt control thereof
KR940001878B1
(en)

System and method for transferring data between a plurality of virtual FIFO&#39;s and a peripheral via a hardware FIFO and selectively updating control information associated with the virtual FIFO&#39;s