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H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR

H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof

H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere

H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping

H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support

H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes

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H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR

H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof

H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes

H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers

H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L25/0657—Stacked arrangements of devices

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H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof

H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

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H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00

H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere

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H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

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H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00

H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere

H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping

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H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process

H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

H01L2224/321—Disposition

H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive

H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked

H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

H01L2224/42—Wire connectors; Manufacturing methods related thereto

H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process

H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

H01L2224/4805—Shape

H01L2224/4809—Loop shape

H01L2224/48095—Kinked

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

H01L2224/42—Wire connectors; Manufacturing methods related thereto

H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process

H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

H01L2224/481—Disposition

H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive

H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked

H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

H01L2224/42—Wire connectors; Manufacturing methods related thereto

H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process

H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

H01L2224/484—Connecting portions

H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71

H01L2224/732—Location after the connecting process

H01L2224/73251—Location after the connecting process on different surfaces

H01L2224/73265—Layer and wire connectors

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H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00

H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

H01L2224/8319—Arrangement of the layer connectors prior to mounting

H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body

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H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR

H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups

H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L2225/06503—Stacked arrangements of devices

H01L2225/0651—Wire or wire-like electrical connections from device to substrate

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H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups

H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

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H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups

H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L2225/06503—Stacked arrangements of devices

H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking

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H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups

H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L2225/06503—Stacked arrangements of devices

H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking

H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

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H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups

H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L2225/06503—Stacked arrangements of devices

H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure

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H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00

H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers

H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00

H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

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H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

H01L2924/01—Chemical elements

H01L2924/01013—Aluminum [Al]

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H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected

H01L2924/151—Die mounting substrate

H01L2924/153—Connection portion

H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface

H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected

H01L2924/161—Cap

H01L2924/1615—Shape

H01L2924/16195—Flat cap [not enclosing an internal cavity]

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H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected

H01L2924/181—Encapsulation

Abstract

A semiconductor chip having an adhesive layer previously formed on an element forming surface thereof and having a bump exposed from the surface of the adhesive layer is wire-bonded to a printed circuit board. Another semiconductor chip is stacked on the above semiconductor chip with the adhesive layer disposed therebetween and is wire-bonded to the printed circuit board by wire bonding. Likewise, at least one semiconductor chip is sequentially stacked on the thus attained semiconductor structure to form a stack MCP.

Description

Translated from Japanese

この発明は、半導体装置及びその製造方法に関し、特に複数の半導体チップを積み重ねてパッケージングするスタックＭＣＰ（multi chip package）に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, to a stack MCP (multi chip package) for packaging, especially stacking a plurality of semiconductor chips.

従来、スタックＭＣＰは、半導体ウェーハへの素子形成工程、ウェーハの裏面研削工程、ウェーハ裏面へのフィルム状接着剤の貼り付け工程、及びウェーハのダイシング工程等を経て半導体チップを形成し、形成したチップをマウント工程とワイヤボンディング工程を順次繰り返して多段に積み上げて実装した後、樹脂モールディングして形成している。 Conventionally, it stacks MCP is an element forming step of the semiconductor wafer, back grinding process of the wafer, through to the wafer back-side attachment process of the film adhesive, and wafer dicing process and the like to form a semiconductor chip, formed chips after mounting stacked in multiple stages sequentially repeated mounting step and the wire bonding process, it is formed by resin molding.

図１９は、このような従来のスタックＭＣＰの一部を拡大して示す断面構成図である。 Figure 19 is a sectional view showing an enlarged part of such a conventional stacked MCP.ここでは、４個の半導体チップを積み重ねて実装する場合を例に取って示している。 Here is shown by way of example the case of mounting a stack of four semiconductor chips.配線基板１１のチップ搭載位置上には接着剤層１２−１を介在して半導体チップ１３−１がマウントされ、このチップ１３−１のパッド１４−１と上記配線基板１１上の配線層１５−１とがボンディングワイヤ１６−１で電気的に接続されている。 Wiring the semiconductor chip 13 by interposing an adhesive layer 12-1 on the chip mounting position of the substrate 11 is mounted and the wiring layer on the pad 14-1 and the wiring substrate 11 of the chip 13-1 15- 1 and are electrically connected by a bonding wire 16-1.

上記第１半導体チップ１３−１上には、上記接着剤層１２−２を介在して上記チップ１３−１よりもサイズが小さい半導体チップ１３−２がマウントされている。 It said on the first semiconductor chip 13, the semiconductor chip 13-2 in size than the chip 13 by interposing the adhesive layer 12-2 is small is mounted.このチップ１３−２のパッド１４−２と上記配線基板１１上の配線層１５−２とがボンディングワイヤ１６−２で電気的に接続される。 A wiring layer 15-2 on the pad 14-2 and the wiring substrate 11 of the chip 13-2 are electrically connected by a bonding wire 16-2.

上記第２の半導体チップ１３−２上には、接着剤層１２−３を介在して上記チップ１３−２よりもサイズが小さいスペーサ１７が設けられている。 On the second semiconductor chip 13-2, the size is small spacers 17 are provided than the chip 13-2 interposed an adhesive layer 12-3.このスペーサ１７には、例えば素子の形成されていないチップ（スペーサチップと呼ばれる）が用いられる。 The spacer 17 is, for example, a chip that is not formed of elements (called a spacer chip) is used.

上記スペーサ１７上には、接着剤層１２−４を介在して上記チップ１３−１と実質的に同じサイズの半導体チップ１３−３がマウントされている。 On the spacer 17, the chip 13 and the semiconductor chip 13-3 substantially the same size interposed an adhesive layer 12-4 is mounted.このチップ１３−３のパッド１４−３と上記配線基板１１上の配線層１５−３とがボンディングワイヤ１６−３で電気的に接続される。 A wiring layer 15-3 on the pad 14-3 and the wiring substrate 11 of the chip 13-3 are electrically connected by a bonding wire 16-3.

上記半導体チップ１３−３上には、接着剤層１２−５を介在して上記チップ１３−２と実質的に同じサイズの半導体チップ１３−４がマウントされている。 On the semiconductor chip 13-3, the chip 13-2 substantially semiconductor chips 13-4 of the same size by interposing an adhesive layer 12-5 is mounted.このチップ１３−４のパッド１４−４と上記配線基板１１上の配線層１５−４とがボンディングワイヤ１６−４で電気的に接続されている。 A wiring layer 15-4 on the pad 14-4 and the wiring substrate 11 of the chip 13-4 are electrically connected by a bonding wire 16-4.

積み重ねてマウントされた上記各チップ１３−１〜１３−４及びスペーサ１７と、ボンディングワイヤ１６−１〜１６−４は、樹脂パッケージ１８中に封止されている。 And each chip 13-1 to 13-4 and the spacer 17, which is mounted in a stack, the bonding wires 16-1 to 16-4 are sealed in the resin package 18.

上記配線基板１１中には多層配線（図示せず）が形成されており、配線基板１１のチップ搭載面側に形成された配線層１５−１〜１５−４と裏面側に形成された配線層１９−１〜１９−４とが電気的に接続されている。 During the wiring substrate 11 multilayer wiring (not shown) is formed, the chip mounting surface wiring layer formed on the side 15-1 to 15-4 and the back-side wiring layer formed on the wiring board 11 19-1 to 19-4 and are electrically connected.これら配線層１９−１〜１９−４にはそれぞれ、外部接続用の半田ボール２０−１〜２０−４がアレイ状に形成されている（ＢＧＡ）。 Each of these wiring layers 19-1 to 19-4, the solder balls 20-1 to 20-4 for external connection are formed in an array (BGA).

しかしながら、このようなスタックＭＣＰ及びその製造方法では、下記（ａ）〜（ｆ）のような問題がある。 However, in such a stack MCP and its manufacturing method, it has the following problems (a) ~ (f).

（ａ） 半導体ウェーハの裏面研削を行った後、ウェーハの裏面へフィルム状接着剤を貼り付け、ダイシングによりウェーハを分割して半導体チップを作製するため、ダイシング工程で裏面チッピングが多発してしまい、抗折強度の弱いチップしか形成できない。 After grinding the back surface of (a) a semiconductor wafer, to the back surface of the wafer pasting the film-like adhesive, for making semiconductor chips by dividing the wafer by dicing, backside chipping ends up frequently in the dicing step, weak chip of the bending strength can only be formed.このため、１００〜１５０μｍ厚のチップが限界である（例えば特許文献１参照）。 Therefore, 100-150 .mu.m thick chips is the limit (for example, see Patent Document 1).

（ｂ） 上記（ａ）で述べたように、形成された半導体チップの裏面にチッピングが多発しているので、素子形成面側へのワイヤボンディング時に、チップのクラックが発生する恐れがある。 As mentioned in (b) above (a), since the chipping on the back surface of the formed semiconductor chips are frequently, during wire bonding to the element formation surface side, there is a possibility that crack tip occurs.

（ｃ） 上記（ａ），（ｂ）の問題を回避する手法として、先ダイシング法（例えば特許文献２参照、ＤＢＧ：Dicing Before Grindingとも呼ばれる）を用いることが考えられる。 (C) above (a), as a method to avoid the problem of (b), DBG method (for example, see Patent Document 2, DBG: also called Dicing the Before Grinding) is considered to use the.しかし、先ダイシング法でウェーハを分割した後、チップを積み重ねてマウントするためにチップの裏面にフィルム状接着剤の貼り付けを行うと、分離したチップがつながってしまい、裏面のフィルム状接着剤を切断する工程が必要になる。 However, after dividing the wafer in the previous dicing method, when the pasting of the film-like adhesive to the back surface of the chip to mount a stack of chips, would led separate chips, the back surface of the film-like adhesive step of cutting is required.個々のチップにフィルム状接着剤の貼り付けを行えば切断工程は不要になるが、多数のチップに個別にフィルム状接着剤を貼り付けると製造工程の複雑化や煩雑化を招く。 Cutting step by performing the paste film adhesive into individual chips is not necessary, but leads to complicated and cumbersome from the manufacturing process pasted individually film-like adhesive to a large number of chips.

（ｄ） また、上記（ａ），（ｂ）の問題を回避する他の手法として、半導体ウェーハの裏面研削後に、研削面にエッチングを施してチッピングを除去することによりチップの抗折強度を向上する方法も考えられる。 The (d), as another method of avoiding the problems described above (a), (b), after back grinding the semiconductor wafer, improve the bending strength of the chips by removing the chipping by etching the ground surface how to also be considered.しかしながら、この方法においては、チップ厚が１００μｍ以下にまで薄くなると、エッチングを行わない場合よりも大きい亀裂や破れを発生させる恐れがあり、不良を増加させる危険性が高い。 However, in this method, the chip thickness decreases down to 100μm or less, there is a risk of generating a large crack or breakage than the case of not performing etching, a high risk of increasing defect.

（ｅ） 積み重ねるチップのサイズがほぼ同じ場合には、上側のチップは中空でワイヤボンディングすることになり、薄いチップで剛性が低いと接続不良を発生させる可能性が高い。 When the size of the chip stacking (e) substantially the same, the upper chip will be wire-bonded in the hollow, it is likely to cause connection failure and has low rigidity in thin chips.例えば図１９において、チップ１３−３のワイヤボンディング部は、スペーサ１７の端部からΔＬのオーバーハングを持っており、チップ１３−３の端部が中空（固定されていない状態）でボールボンディングされる。 In Figure 19, for example, wire bonding of the chip 13-3, have a overhang ΔL from the end of the spacer 17, the ends of the chip 13-3 is ball bonding in a hollow (as it is fixed) that.この際、チップ１３−３の反りによりボンディング位置がずれたり、ボンディング時の圧力でクラックが発生したりする。 At this time, or shift the bonding position by the warp of the chip 13-3, cracks or generated in the pressure during bonding.また、クラックに至らないまでも、チップ１３−３が湾曲して下段のボンディングワイヤ１６−２に接触して接続不良を招く恐れがある。 Further, even it does not lead to cracks, chips 13-3 and curved can lead to poor connection in contact with the lower part of the bonding wire 16-2.

（ｆ） 上記（ｅ）の問題を低減するために、半導体ウェーハの裏面研削後に研削面のエッチングを施して、チッピングと反りを除去する方法が考えられるが、この方法によってクラックと反りの問題を回避できたとしても、ボールボンディング時の圧力でチップ１３−３が湾曲するのに起因する接続不良の問題は解決できない。 (F) in order to reduce the above (e) problem, by etching the ground surface after grinding the back surface of the semiconductor wafer, a method of removing chipping and warping is considered, cracks and warpage problems by this method even avoiding poor connection problems due to the chip 13-3 is bent by the pressure during the ball bonding can not be solved.特開平１１−２０４７２０号公報 JP 11-204720 discloses特開２００３−１７５１３ JP 2003-17513

上記のように従来の半導体装置及びその製造方法は、裏面チッピングが多発して抗折強度の弱いチップしか形成できず、１００〜１５０μｍ厚のチップしか作製できなかった。 Conventional semiconductor device and a manufacturing method thereof as described above can not only weak tip of die strength backside chipping is frequently formed, it could only produce 100~150μm thickness of the chip.この問題を回避する手法として、裏面チッピングを低減できる先ダイシング法が知られているが、フィルム状接着剤を切断する工程が必要になって製造工程の複雑化を招く。 As a method to avoid this problem, but DBG method is known which can reduce the backside chipping, complicating the manufacturing process becomes necessary step of cutting the film adhesive.また、裏面研削後にエッチングを施してチップ抗折強度を向上する方法も考えられるが、チップ厚が１００μｍ以下にまで薄くなると対応できない。 Further, it is considered a method to improve the die strength by etching after back grinding, can not cope with the chip thickness decreases down to 100μm or less.更に、同じサイズのチップを積み重ねてマウントするには、中空でボンディングする必要があり、接続不良を発生させる可能性が高くなる、という問題があった。 Further, to mount a stack of chips of the same size, it is necessary to bond a hollow, connection failure becomes likely to generate, there is a problem that.

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、裏面チッピングを抑制し、薄いチップであっても抗折強度を向上でき、且つ接続不良を低減できる半導体装置及びその製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and has as its object to suppress the backside chipping, be a thin chip can be improved flexural strength, and a semiconductor device which can reduce connection failure and to provide a manufacturing method thereof.

この発明の他の一態様によると、第１半導体チップと、前記第１半導体チップの素子形成面側に形成された第１接着剤層と、前記第１半導体チップにおける第１パッド上に形成され、前記第１接着剤層の表面から露出された第１バンプと、前記第１バンプと配線基板に形成された第１配線層とを電気的に接続する第１ボンディングワイヤと、前記第１半導体チップよりもサイズが小さく、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントされたスペーサと、前記スペーサ上に設けられ、前記第１バンプと前記第１ボンディングワイヤとの接続部を覆うフィレットを有する第２接着剤層と、前記第２接着剤層上にマウントされ、前記第１半導体チップと実質的に同じサイズの第２半導体チップと、前記第２ According to another aspect of the invention, a first semiconductor chip, a first adhesive layer formed on the element formation surface side of the first semiconductor chip, are formed on the first pad in said first semiconductor chip the a first bump exposed from the surface of the first adhesive layer, a first bonding wire for connecting the first wiring layer electrically formed in the first bumps and the wiring substrate, the first semiconductor smaller in size than the chip, the spacer which is mounted on the inside of the first adhesive layer on the first pad of the first semiconductor chip, wherein provided on the spacer, the first bonding and the first bump a second adhesive layer having a fillet covering the connecting portion of the wire, is mounted on the second adhesive layer, and a second semiconductor chip of the first semiconductor chip substantially the same size, the second導体チップの素子形成面側に形成された第３接着剤層と、前記第２半導体チップにおける第２パッド上に形成され、前記第３接着剤層の表面から露出された第２バンプと、前記第２バンプと前記基板に形成された第２配線層とを電気的に接続する第２ボンディングワイヤとを具備する半導体装置が提供される。 A third adhesive layer formed on the element formation surface side of the conductor chip, is formed on the second pads in the second semiconductor chip, and the second bump exposed from the surface of the third adhesive layer, the semiconductor device and a second bonding wire for electrically connecting the second wiring layer formed on the substrate and the second bump is provided.

更に、この発明の他の一態様によると、素子形成面側に第１接着剤層が形成され、且つ第１パッド上に前記第１接着剤層の表面から露出された第１バンプを有する第１半導体チップにおける前記第１バンプ上に、第１ボールボンディングを行う工程と、第１ボンディングボールからボンディングワイヤを延ばして配線基板に形成された第１配線層に第１ウェッジボンディングを行う工程と、素子形成面側に第２接着剤層が形成され、且つ第２パッド上に前記第２接着剤層の表面から露出された第２バンプを有し、前記第１半導体チップよりもサイズが小さい第２半導体チップを、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントする工程と、前記第２半導体チップの第２バンプ上に、第２ボールボンディ Furthermore, according to another aspect of the invention, the having a first bump exposed from the surface of the first adhesive layer formed on the element formation surface side, and the first adhesive layer on the first pad on the first bump in first semiconductor chip, and performing a first ball bonding, a step of performing a first wedge bonding the first wiring layer formed on the wiring board by extending the bonding wire from the first bonding ball, is a second adhesive layer formed on the element formation surface side, and the second has a second bump exposed from the surface of the on the pad second adhesive layer, the smaller size than the first semiconductor chip the second semiconductor chip, a step of mounting on the inside of the first adhesive layer of the first pad in said first semiconductor chip, on the second bump of the second semiconductor chip, the second ball Bondiグを行う工程と、第２ボンディングボールからボンディングワイヤを延ばして前記配線基板に形成された第２配線層に第２ウェッジボンディングを行う工程とを具備する半導体装置の製造方法が提供される。 And performing grayed method of manufacturing a semiconductor device including a step of performing a second wedge bonding is provided in the second wiring layer formed from the second bonding ball on the wiring board to extend the bonding wire.

更にまた、この発明の他の一態様によると、素子形成面側に第１接着剤層が形成され、且つ第１パッド上に前記第１接着剤層の表面から露出された第１バンプを有する第１半導体チップにおける前記第１バンプ上に、第１ボールボンディングを行う工程と、第１ボンディングボールからボンディングワイヤを延ばして配線基板に形成された第１配線層に第１ウェッジボンディングを行う工程と、上面側に第２接着剤層が形成され、前記第１半導体チップよりもサイズが小さいスペーサを、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントする工程と、素子形成面側に第３接着剤層が形成され、且つ第２パッド上に前記第３接着剤層の表面から露出された第２バンプを有し、前記第１半導体チップと実質的 Furthermore, according to another aspect of the invention, having a first bump exposed from the surface of the first adhesive layer formed on the element formation surface side and the on the first pad first adhesive layer on the first bump in the first semiconductor chip, and performing a first ball bonding, a step of performing a first wedge bonding the first wiring layer formed on the wiring board by extending the bonding wire from the first bonding ball , the second adhesive layer is formed on the upper surface side, a step of mounting the spacer is smaller than the first semiconductor chip, the first inside the first pad of the semiconductor chip the first adhesive layer When, the third adhesive layer formed on the element formation surface side, and the second has a bump, substantially with said first semiconductor chip is exposed from the surface of the third adhesive layer on the second pad同じサイズの第２半導体チップを、前記第２接着剤層上にマウントする工程と、前記第２半導体チップの第２バンプ上に、第２ボールボンディングを行う工程と、第２ボンディングボールからボンディングワイヤを延ばして前記配線基板に形成された第２配線層に第２ウェッジボンディングを行う工程とを具備し、前記第２半導体チップを前記第２接着剤層上にマウントする工程は熱圧着であり、前記第２接着剤層を溶融してフィレットを発生させ、前記第１半導体チップにおける第１ボールボンディング部に到達させることにより、前記第２ボールボンディング工程における前記第２半導体チップの補強を行う半導体装置の製造方法が提供される。 The second semiconductor chip of the same size, said a step of mounting the second adhesive layer, on the second bumps of the second semiconductor chip, and performing a second ball bonding, the bonding wire from the second bonding ball was and a step of performing a second wedge bonded to the second wiring layer formed on the wiring board is extended, the step of mounting the second semiconductor chip to the second adhesive layer is thermocompression bonding, to generate fillet to melt the second adhesive layer, by reaching the first ball bonding portion of the first semiconductor chip, a semiconductor device for performing reinforcement of the second semiconductor chip in the second ball bonding step the method of manufacturing is provided.

この発明によれば、裏面チッピングを抑制し、薄いチップであっても抗折強度を向上でき、且つ接続不良を低減できる半導体装置及びその製造方法が得られる。 According to the present invention, to suppress the backside chipping, be a thin chip can be improved flexural strength, and a semiconductor device and a manufacturing method thereof can reduce connection failure is obtained.

以下、この発明の実施の形態について図面を参照して説明する。 It will be described below with reference to the drawings showing preferred embodiments of the present invention.図１は、この発明の実施の形態に係る半導体装置について説明するためのもので、スタックＭＣＰの一部を拡大して示す断面構成図である。 Figure 1 is for explaining a semiconductor device according to the embodiment of the present invention, is a cross sectional view showing an enlarged part of the stack MCP.ここでは、説明を簡単にするために３個の半導体チップを積み重ねてパッケージングする場合を例に取って示している。 Here, the case of packaging a stack of three semiconductor chips in order to simplify the explanation are shown by way of example.

配線基板２１のチップ搭載位置上には、半導体チップ２２−１がマウントされている。 On the chip mounting position of the wiring board 21, the semiconductor chip 22-1 is mounted.このチップ２２−１の素子形成面側には、接着剤層２３−１が形成されている。 The element formation surface side of the chip 22-1, the adhesive layer 23-1 is formed.上記チップ２２−１のパッド２４−１上にはバンプ（スタッドバンプまたはメッキバンプ）２５−１が形成され、このバンプ２５−１は接着剤層２３−１の表面から露出（または突出）している。 On the pad 24-1 of the chip 22-1 is formed bumps (stud bumps or plated bumps) 25-1, the bump 25-1 is exposed from the surface of the adhesive layer 23-1 (or projections) there.上記バンプ２５−１と上記配線基板２１上の配線層２６−１とは、ボンディングワイヤ２７−１で電気的に接続されている。 The wiring layer 26-1 on the bump 25-1 and the wiring substrate 21 are electrically connected by a bonding wire 27-1.

上記チップ２２−１上には、上記接着剤層２３−１を介在して半導体チップ２２−２がマウントされている。 On the chip 22-1, the semiconductor chip 22-2 interposed the adhesive layer 23-1 is mounted.このチップ２２−２は、上記チップ２２−１よりもサイズが小さく、上記パッド２４−１の内側の接着剤層２３−１上にマウントされる。 The chip 22-2 in size than the chip 22-1 is small, is mounted on the inner side of the adhesive layer 23-1 of the pad 24-1.このチップ２２−２は、外周が下段に配置されるチップ２２−１のパッド２４−２よりも５０μｍ〜２０００μｍ内側に位置するサイズが好ましい。 The chip 22-2, size located 50μm~2000μm inside than pads 24-2 of the chip 22-1 periphery is arranged in the lower are preferred.上記チップ２２−２の素子形成面側には、接着剤層２３−２が形成されている。 The element formation surface side of the chip 22-2, the adhesive layer 23-2 is formed.上記チップ２２−２のパッド２４−２上にはバンプ（スタッドバンプまたはメッキバンプ）２５−２が形成され、このバンプ２５−２は接着剤層２３−２の表面から露出（または突出）している。 On the pad 24-2 of the chip 22-2 is formed bumps (stud bumps or plated bumps) 25-2, the bump 25-2 is exposed from the surface of the adhesive layer 23-2 (or projections) there.上記バンプ２５−２と上記配線基板２１上の配線層２６−２とは、ボンディングワイヤ２７−２で電気的に接続されている。 The wiring layer 26-2 on the bump 25-2 and the wiring substrate 21 are electrically connected by a bonding wire 27-2.

上記接着剤層２３−２上には、上記チップ２３−２よりもサイズが小さいスペーサ２８が設けられている。 On the adhesive layer 23-2, the spacer 28 in size than the chip 23-2 is small is provided.このスペーサ２８には、例えば素子の形成されていないチップ（スペーサチップ）が用いられ、上記パッド２４−２の内側の接着剤層２３−２上にマウントされる。 The spacer 28 is, for example, a chip is not formed in the element (spacer chip) is used, it is mounted on the inner side of the adhesive layer 23-2 of the pad 24-2.スペーサ２８の外周は、下段に配置されるチップ２２−２のパッド２４−２よりも５０μｍ〜２０００μｍ内側に位置するサイズが好ましい。 The outer periphery of the spacer 28 is sized to position the 50μm~2000μm inside than pads 24-2 of the chip 22-2 is placed in the lower is preferred.上記スペーサ２８上には、接着剤層２３−３が形成されている。 On the spacer 28, the adhesive layer 23-3 is formed.この接着剤層２３−３は、上記ボンディングワイヤ２７−２のボールボンディング部を埋め込むフィレットを有している。 The adhesive layer 23-3 has a fillet embedding the ball bonding portion of the bonding wire 27-2.

上記接着剤層２３−３上には、チップ２２−２と実質的に同じサイズの第３の半導体チップ２２−３がマウントされている。 On the adhesive layer 23-3, tip 22-2 substantially the third semiconductor chip 22-3 of the same size it is mounted.このチップ２２−３の素子形成面側には、接着剤層２３−４が形成されている。 This is the element forming surface of the chip 22-3, the adhesive layer 23-4 is formed.上記チップ２２−３のパッド２４−３上にはバンプ（スタッドバンプまたはメッキバンプ）２５−３が形成され、このバンプ２５−３は接着剤層２３−４の表面から露出（または突出）している。 On the pad 24-3 of the chip 22-3 is formed bumps (stud bumps or plated bumps) 25-3, the bump 25-3 is exposed from the surface of the adhesive layer 23-4 (or projections) there.上記バンプ２５−３と上記配線基板２１上の配線層２６−３とは、ボンディングワイヤ２７−３で電気的に接続されている。 The wiring layer 26-3 on the bump 25-3 and the wiring substrate 21 are electrically connected by a bonding wire 27-3.

上記のように積み重ねてマウントされた上記各チップ２３−１〜２３−３及びスペーサ２８と、ボンディングワイヤ２６−１〜２６−３は、樹脂パッケージ２９中に封止されている。 And it mounted above each chip 23-1～23-3 and spacer 28 are stacked as described above, bonding wires 26-1 to 26-3 are sealed in the resin package 29.

上記配線基板２１中には多層配線（図示せず）が形成されており、配線基板２１のチップ搭載面側に形成された配線層２６−１〜２６−３と裏面側に形成された配線層３０−１〜３０−３とが電気的に接続されている。 During the wiring substrate 21 multilayer wiring (not shown) are formed, a wiring layer formed on the wiring layer 26-1 to 26-3 and the back surface side formed on the chip mounting surface side of the wiring board 21 30-1, 30-2 and 30-3 and are electrically connected.これら配線層３０−１〜３０−３にはそれぞれ、外部接続用の半田ボール３１−１〜３１−３がアレイ状に形成されている（ＢＧＡ）。 Each of these wiring layers 30-1 to 30-3, the solder balls 31-1 to 31-3 for external connection are formed in an array (BGA).外部接続端子としては、上記ＢＧＡだけでなくＰＧＡ等、種々の構造を用いることもできる。 As the external connection terminals, it is also possible to use a PGA, etc., various structures as well as the BGA.

次に、上記のような構成のスタックＭＣＰの製造方法について、図２（ａ）〜（ｆ）、図３及び図４を用いて説明する。 Next, a method of manufacturing the stacked MCP having the above configuration, FIG. 2 (a) ~ (f), will be described with reference to FIGS.図２（ａ）〜（ｆ）はそれぞれ半導体チップの製造工程を順次示す断面図、図３は半導体チップの製造工程図、図４は実装工程を示す製造工程図である。 Figure 2 (a) ~ (f) are sectional views sequentially showing the manufacturing process of the semiconductor chip, respectively, FIG. 3 is a manufacturing process view of the semiconductor chip, FIG. 4 is a production process view showing a mounting process.

まず、図２（ａ）〜（ｆ）及び図３に示すような工程で、半導体チップの素子形成面に接着剤層が形成され、且つその接着剤層からバンプが露出された半導体チップ２２−１，２２−２，２２−３を形成する。 First, in the step shown in FIG. 2 (a) ~ (f) and 3, the adhesive layer is formed on the element formation surface of the semiconductor chip, and the semiconductor chip bump from the adhesive layer is exposed 22- to form a 1,22-2,22-3.これらのチップ２２−１，２２−２，２２−３は、素子の形成工程以外は同様であり、次のようにして形成される。 These chips 22-1, 22-2, 22-3, except step of forming the element is the same, is formed as follows.

すなわち、半導体ウェーハ（半導体基板）に、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 That is, the semiconductor wafer (semiconductor substrate) to form the various elements by a known process (STEP1).次に、図２（ａ）に示すように、素子形成の終了したウェーハ２２における各チップに対応するパッド２４上にバンプ２５を形成する（ＳＴＥＰ２）。 Next, as shown in FIG. 2 (a), to form a bump 25 on the pad 24 corresponding to each chip in the wafer 22 has been completed the device formation (STEP2).ここでは、スタッドバンプを形成する場合を例にとって示しており、キャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 Here shows an example of the case of forming a stud bump, forming a bump 25 electrically connected to the element with the capillary 32.

その後、図２（ｂ）に示すように、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Thereafter, as shown in FIG. 2 (b), along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or a laser, etc. depth not reaching the back surface by using a scriber, forming a groove 33, to implement the so-called half-cut dicing (STEP3).

次に、図２（ｃ）に示すように、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, as shown in FIG. 2 (c), to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.

その後、図２（ｄ）に示すように、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、図２（ｅ）に示すように、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉ（ｉ＝１，２，３）への分割を同時に行う（先ダイシング）。 Thereafter, as shown in FIG. 2 (d), the surface on the adhesive layer 23 a protective tape (BSG tape) 34 Paste (STEP5), as shown in FIG. 2 (e), the grinding wheel 35 of the wafer 22 and grinding the back surface (STEP6), simultaneously performs division into thinning of the wafer 22 and the individual chips 22-i (i = 1,2,3) (dicing before grinding).

研削終了後、個片化されたチップ２２−ｉをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 After grinding completion, fitted with a singulated chip 22-i to the fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.そして、図２（ｆ）に示すように、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、表面保護テープ３４をバックアップホルダ３６の上面に吸着して固定する。 Then, as shown in FIG. 2 (f), by pulling the inside of the backup holder 36 of the pickup device in a vacuum, to fix by suction the surface protection tape 34 on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、表面保護テープ３４を介在してチップ２２−ｉを接着剤層２３側から矢印方向に突き上げてチップ２２−ｉのコーナー部を表面保護テープ３４から剥離し、更にコレットと呼ばれる吸着ツールでチップ２２−ｉの裏面側を吸着して完全に剥離することによりピックアップする（ＳＴＥＰ７）。 In this state, the push-up pin 37 raises the pin holder 38 which is attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, by interposing the surface protection tape 34 Chip 22-i of the adhesive layer 23 push up from the side in the arrow direction separating the corner portion of the chip 22-i from the surface protection tape 34, further picked up by complete stripping adsorbs back side of the chip 22-i by the suction tool called a collet ( STEP7).この際、接着剤層２３（２３−ｉ）は、溝３３上に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 (23-i) is cut torn off at a position corresponding to the upper groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示すような手順で配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this way, for implementing and packaging into the wiring board 21 in the procedure as shown in FIG.

まず、１段目のチップ２２−１と配線基板２１との位置決めを行い、チップ搭載位置上にチップ２２−１をマウントする（ＳＴＥＰ８）。 First, the positioning of the first stage of the chip 22-1 and the wiring substrate 21, to mount the chip 22-1 on the chip mounting position (STEP 8).引き続き、チップ２２−１のバンプ２５−１上にボールボンディングを行い、ボンディングボールからワイヤ（ボンディングワイヤ２７−１）を延ばして配線基板２１上に形成された配線層２６−１にウェッジボンディングを行う（ＳＴＥＰ９）。 Subsequently performs ball bonding on the bump 25-1 of the chip 22-1 performs wedge bonding from the bonding ball wire (bonding wire 27-1) to extend the wiring board 21 wiring layer 26-1 formed on the (STEP9).

続いて、上記チップ２２−１上にこのチップ２２−１よりもサイズが小さい２段目のチップ２２−２を、パッド２４−１の内側の接着剤層２３−１上にマウントする（ＳＴＥＰ１０）。 Subsequently, the chip 22-2 sized second stage less than the chip 22-1 on the chip 22-1 is mounted on the inner side of the adhesive layer 23-1 of the pad 24-1 (STEP 10) .このチップ２２−２のパッド２４−２に対してボールボンディングを行い、ボンディングボールからワイヤ（ボンディングワイヤ２７−２）を延ばして配線基板２１上に形成された配線層２６−２にウェッジボンディングを行う（ＳＴＥＰ１１）。 Perform ball bonding against the pad 24-2 of the chip 22-2 performs wedge bonding from the bonding ball to the wire (bonding wire 27-2) wiring layer 26-2 formed on the wiring substrate 21 to extend the (STEP11).

次に、上面側に接着剤層２３−３が形成され、上記チップ２２−２よりもサイズが小さいスペーサ２８を、上記チップ２２−２におけるパッド２４−２の内側の接着剤層２３−２上にマウントする（ＳＴＥＰ１２）。 Next, the adhesive layer 23-3 formed on the upper surface side, the spacer 28 is smaller in size than the chip 22-2, on the inner side of the adhesive layer 23-2 of the pad 24-2 in the chip 22-2 to mount (STEP12).この接着剤層２３−３には、粘度の低い材料を選択する。 This adhesive layer 23-3, selects a low-viscosity material.

その後、素子形成面側に接着剤層２３−４が形成され、且つパッド２４−３上に接着剤層２３−４から露出されたバンプ２５−３を有するチップ２２−３を上記接着剤層２３−３上にマウントする（ＳＴＥＰ１３）。 Thereafter, the formed adhesive layer 23-4 to the element formation surface side, and the pad 24-3 The adhesive chips 22-3 having a bump 25-3 that are exposed from the adhesive layer 23-4 on layer 23 -3 to mount on (STEP13).このマウント工程は熱圧着であり、上記スペーサ２８上の接着剤層２３−３を溶融してフィレットを発生させ、チップ２２−２におけるボールボンディング部に到達させることによりチップ２２−３の端部の補強を行う。 The mounting step is thermal compression, to generate a fillet to melt the adhesive layer 23-3 on the spacer 28, by reaching the ball bonding portion in the chip 22-2 ends of the chip 22-3 carry out the reinforcement.

この状態で、チップ２２−３のバンプ２５−３上に、ボールボンディングを行い、ボンディングボールからワイヤ（ボンディングワイヤ２７−３）を延ばして配線基板２１上に形成された配線層２６−３にウェッジボンディングを行う（ＳＴＥＰ１４）。 In this state, the wedge on the bump 25-3 of the chip 22-3 performs ball bonding, the bonding ball to the wire (bonding wire 27-3) to extend the wiring board 21 wiring layer 26-3 formed on the performing the bonding (STEP14).

そして、上述したようにチップ２２−１上にチップ２２−２、スペーサ２８及びチップ２２−３を順次積み重ねつつワイヤボンディングした後、樹脂モールディング等でパッケージング（ＳＴＥＰ１５）して図１に示したようなスタックＭＣＰを完成する。 Then, the chip 22-2 on the chip 22-1 as described above, after the wire bonding while sequentially stacking a spacer 28, and the chip 22-3, packaged with a resin molding or the like (STEP 15) and as shown in FIG. 1, to complete the a stack MCP.

上記のような製造方法によれば、バンプ２５の形成後にウェーハ２２の素子形成面側を接着剤層２３でコーティングするため、バンプ２５以外の部分が接着剤層２３で埋め込まれ、見かけ上のバンプ２５の突起がなくなって平坦化できるので、裏面研削時のウェーハ２２の割れを低減し、歩留まりの低下を抑制できる。 According to the manufacturing method as described above, for coating the element formation surface side of the wafer 22 after the formation of the bumps 25 with the adhesive layer 23, portions other than the bump 25 is buried in the adhesive layer 23, an apparent bump since it planarization gone 25 projections, reduces cracking of the wafer 22 during grinding the back surface, it is possible to suppress the reduction in yield.従来は、ボールバンプやスタッドバンプ等の高さの高いバンプでは、裏面研削用の表面保護テープ３４ではバンプの突起による段差を吸収することができず、ウェーハ２２が割れる恐れがあった。 Conventionally, the high bumps such as a ball bump or a stud bump, can not absorb the step of the projections of the bumps in the surface protection tape 34 for back grinding, there is a possibility that the wafer 22 is broken.しかし、接着剤層２３に表面保護テープ３４を貼り付けることによって、２つの部材で段差を吸収するので、従来よりも高いバンプまで対応可能になる。 However, by attaching the surface protection tape 34 in the adhesive layer 23, because it absorbs the step of two members, it becomes available to a higher bump than before.また、液状の接着剤をスピンコートする場合には、接着剤層２３の厚さを調整することにより、バンプ２５の高さに依存することなく段差の吸収が可能になり、ボールバンプやスタッドバンプ等の高さの高いバンプを用いることができる。 Further, the liquid adhesive in the case of spin coating, by adjusting the thickness of the adhesive layer 23, absorption of the step becomes possible without depending on the height of the bump 25, a ball bump or a stud bump it can be used high bumps and the like.

また、チップ２２−ｉと接着剤層２３が一体化した状態でピックアップを行うので、接着剤層２３がチップ２２−ｉの補強部材として働き、薄いチップ２２−ｉをピックアップする際に発生するチップ２２−ｉの割れを大幅に低減できる。 Further, since the pick-up in a state where the chip 22-i and the adhesive layer 23 are integrated, it is generated when the adhesive layer 23 serves as a reinforcing member for the chip 22-i, to pick up a thin chip 22-i chip the cracking of the 22-i can be greatly reduced.この結果、厚さが１００μｍ以下のチップを比較的容易に作製できる。 As a result, the thickness can be produced relatively easily the following chip 100 [mu] m.また、裏面チッピングが少なく強度の高いチップが作製できるので、ボンディング時のクラックを低減できる。 Further, since the high backside chipping of small strength tip it can be manufactured, can be reduced cracking during bonding.しかも、先ダイシング法を用いるにもかかわらず接着剤層を切断する工程は不要であるので、作業の煩雑さを低減できる。 Moreover, since the step of cutting the adhesive layer despite using the above dicing method is not required, thereby reducing the complexity of the work.

なお、上記実施の形態では、説明を簡単にするために半導体チップを３個（スペーサチップを入れて４個）重ねて実装する場合を例に取って説明したが、チップ２２−１と２２−２のように上段にサイズが小さいチップを用いるか、サイズが実質的に同じ場合にはスペーサを介在させることにより更にチップを積み重ねていくことが可能である。 In the above embodiment, three semiconductor chips in order to simplify the description has been described by taking as an example the case of mounting (4 Put spacer chip) Again, chips 22-1 and 22- or using the chip size in the upper small as 2 in size is possible if substantially the same goes stacked further chip by interposing a spacer.現在の技術では、スペーサチップを入れると７〜８個のチップを重ねることができる。 Current technology, put a spacer chip can be overlapped 7-8 chips.

また、上述した説明では先ダイシング法を用いる場合を例に取って説明し、この場合に効果が顕著であるが、裏面研削を行った後でダイシングする通常の製造工程にも適用できる。 Further, in the above description explained taking the case of using the above dicing method as an example, the effect in this case is remarkable, applicable to normal manufacturing step of dicing after grinding the back surface.

上記のような構成並びに製造方法によれば、裏面チッピングを抑制し、薄いチップであっても抗折強度を向上でき、且つ接続不良を低減できる。 According to the structure and manufacturing method as described above, to suppress the backside chipping, be a thin chip can improve bending strength, it and reduce poor connection.しかも、抗折強度の高い薄厚チップを積み重ねてスタックＭＣＰを形成するので、薄厚またはチップをより多段積み重ねてパッケージングできる。 Moreover, because it forms a stack MCP stacked high thin chip of die strength, be packaged stacked more multistage thin or chip.

上述したスタックＭＣＰの製造工程において、半導体チップを形成する工程は種々の変形が可能である。 In the manufacturing process of the above-mentioned stacked MCP, the step of forming the semiconductor chip can be modified in various ways.以下に、この工程の種々の変形例について説明する。 The following describes various modifications of this process.これらの変形例は、いずれも基本的には先ダイシング法であり、裏面研削の前に接着剤層や粘着シートを半導体チップの素子形成面側に形成または貼り付けて補強するものである。 These variations are all basically a DBG method is for reinforcing formed or pasted on the element formation surface side of the adhesive layer or an adhesive sheet semiconductor chip before the back grinding.素子形成面側の接着剤層は、上段のマウント工程で利用する。 The adhesive layer of the element forming surface is used in the upper mounting step.

［変形例１］ [Modification 1]図５に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 5, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or forming a groove 33 having a depth not reaching the back surface by using a laser scriber or the like, so-called half-cut dicing, to implement the (STEP3).引き続き、上記ウェーハ２２の素子形成面側に、シート状の基材に接着剤層が形成された粘着シートを貼り付けることによって、上記バンプ２５を接着剤層２３で埋め込む（ＳＴＥＰ４）。 Subsequently, the element formation surface side of the wafer 22, by attaching the adhesive sheet on which the adhesive layer has been formed on the sheet substrate, embedding the bump 25 with an adhesive layer 23 (STEP4).その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、個片化されたチップ２２−ｉをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 After grinding completion, fitted with a singulated chip 22-i to the fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いた状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、チップ２２−ｉを接着剤層側から矢印方向に突き上げ、コレットでチップ２２−ｉの裏面側を吸着して剥離することによりピックアップする（ＳＴＥＰ６）。 Then, in a state obtained by subtracting the internal backup holder 36 of the pickup device in a vacuum, raising the pin holder 38 thrust pins 37 are attached, by projecting the thrust pins 37 from the upper surface of the backup holder 36, the chip 22- pushing up the i from the adhesive layer side in the arrow direction, to pick up by peeling by adsorbing the back surface side of the chip 22-i in the collet (STEP6).この際、粘着シートの接着剤層が基材から剥がされ、チップ２２−ｉの素子形成面側に残存させる。 At this time, the adhesive layer of the adhesive sheet is peeled off from the substrate to leave the element formation surface side of the chip 22-i.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例２］ [Modification 2]図６に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 6, first, the semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).その後、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Then, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、ウェーハ２２の素子形成面側の接着剤層２３上に表面保護テープ（ＢＳＧテープ）を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Then, the element formation surface side surface protection tape on the adhesive layer 23 of the wafer 22 (BSG tape) Paste (STEP5), performs reverse of the wafer 22 grinding (STEP6) by grinding wheel 35, a thinning of the wafer 22 simultaneously divided into individual chips 22-i and (dicing before grinding).研削終了後、個片化されたチップ２２−ｉをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 After grinding completion, fitted with a singulated chip 22-i to the fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、表面保護テープ３４をバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the surface protection tape 34 on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、表面保護テープ３４を介在してチップ２２−ｉを接着剤層２３側から矢印方向に突き上げてチップ２２−ｉのコーナー部を表面保護テープ３４から剥離し、コレットでチップ２２−ｉの裏面側を吸着して剥離することによりピックアップする（ＳＴＥＰ７）。 In this state, the push-up pin 37 raises the pin holder 38 which is attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, by interposing the surface protection tape 34 Chip 22-i of the adhesive layer 23 push up from the side in the arrow direction separating the corner portion of the chip 22-i from the surface protection tape 34 is picked up by peeling by adsorbing the back surface side of the chip 22-i in the collet (STEP7).この際、接着剤層２３は、溝３３上に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the upper groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例３］ [Modification 3]図７に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 7, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).その後、素子及び溝３３の形成が終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Then, a bump 25 on the element formation surface side of the wafer 22 formed of elements and grooves 33 is completed (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.次に、上記ウェーハ２２の素子形成面側に、シート状の基材に接着剤層が形成された粘着シートを貼り付けることによって、上記バンプ２５を接着剤層２３で埋め込む（ＳＴＥＰ４）。 Then, the element formation surface side of the wafer 22, by attaching the adhesive sheet on which the adhesive layer has been formed on the sheet substrate, embedding the bump 25 with an adhesive layer 23 (STEP4).その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、個片化されたチップ２２−ｉをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 After grinding completion, fitted with a singulated chip 22-i to the fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、粘着シートをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the adhesive sheet to the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、チップ２２−ｉを接着剤層側から矢印方向に突き上げ、コレットでチップ２２−ｉの裏面側を吸着して剥離することによりピックアップする（ＳＴＥＰ６）。 In this state, push-up increases the pin holder 38 in which the pin 37 is attached, by projecting the thrust pins 37 from the upper surface of the backup holder 36, push-up tip 22-i from the adhesive layer side in the direction of the arrow, with the collet the back side of the chip 22-i is picked up by peeling adsorbed (STEP6).この際、粘着シートの接着剤層が基材から剥がされ、チップ２２−ｉの素子形成面側に残存される。 At this time, the adhesive layer of the adhesive sheet is peeled off from the substrate, is left on the element formation surface side of the chip 22-i.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例４］ [Modification 4]図８に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 8, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or forming a groove 33 having a depth not reaching the back surface by using a laser scriber or the like, so-called half-cut dicing, to implement the (STEP3).次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、ウェーハ２２の素子形成面に形成した接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Then, the element formation surface forming the adhesive layer 23 surface protection tape on the wafer 22 (BSG tape) 34 Paste (STEP5), and grinding the back surface (STEP6) of the wafer 22 by the grinding wheel 35, the wafer 22 performing thinning and individual division into chips 22-i at the same time (dicing before grinding).研削終了後、フラットリング（ウェーハリング）に装着したピックアップ・テープに、上述したような工程で個片化された各チップ２２−ｉの裏面を位置決めして接着した後、表面保護テープ３４を剥離する。 After grinding completion Peeling pickup tape mounted on the flat ring (wafer ring), after adhering positions the rear surface of each chip 22-i which is sectioned in process as described above, the surface protection tape 34 to.これによって、個々のチップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the individual chips 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップ２２−ｉを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成側を吸着して剥離することによりピックアップする（ＳＴＥＰ８）。 In this state, the push-up pin 37 raises the pin holder 38 which is attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, the arrow direction by interposing a pickup tape tip 22-i from the back side push-up in the stripping the corner portion of the chip 22-i from the pickup tape is picked up by peeling by adsorbing element formation side of the chip 22-i in the collet (STEP 8).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例５］ [Modification 5]図９に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 9, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or forming a groove 33 having a depth not reaching the back surface by using a laser scriber or the like, so-called half-cut dicing, to implement the (STEP3).次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、フラットリングに装着したピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着する（ＳＴＥＰ６）。 After grinding completion, the pickup tape mounted on the flat ring, adhered to position the rear surface of each chip 22-i which is sectioned (STEP6).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ７）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP7).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例６］ [Modification 6]図１０に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 10, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).その後、素子及び溝３３を形成したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Then, a bump 25 on the element formation surface side of the wafer 22 to form device and the groove 33 (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、フラットリングに装着したピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着した後、表面保護テープ３４を剥離する。 After grinding completion, the pickup tape mounted on a flat ring, after adhering positions the rear surface of each chip 22-i which is sectioned, the release of the surface protection tape 34.これによって、チップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the chip 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップ２２−ｉを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ８）。 In this state, the push-up pin 37 raises the pin holder 38 which is attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, the arrow direction by interposing a pickup tape tip 22-i from the back side push-up in the stripping the corner portion of the chip 22-i from the pickup tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 8).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例７］ [Modification 7]図１１に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 11, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).引き続き、素子及び溝を形成したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Subsequently, to form the bumps 25 on the element formation surface side of the wafer 22 to form device and grooves (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、フラットリングに装着したピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着する。 After grinding completion, the pickup tape mounted on the flat ring, adhered to position the rear surface of each chip 22-i which is sectioned.これによって、チップ２２−ｉがピックアップ・テープへ転写される（ＳＴＥＰ６）。 Thus, the chip 22-i is transferred to the pickup tape (STEP6).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ７）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP7).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例８］ [Modification 8]図１２に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 12, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or forming a groove 33 having a depth not reaching the back surface by using a laser scriber or the like, so-called half-cut dicing, to implement the (STEP3).次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、フラットリングに装着した紫外線（ＵＶ）硬化型のピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着し、表面保護テープ３４を剥離する。 After grinding completion, the pickup tape ultraviolet (UV) curable mounted on flat ring, bonded by positioning the back surface of each chip 22-i which is sectioned, the release of the surface protection tape 34.これによって、チップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the chip 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).その後、上記ピックアップ・テープに光源１６から紫外線を照射して硬化させることにより粘着力を低下させる（ＳＴＥＰ８）。 Then, to lower the adhesive strength by curing by irradiation with ultraviolet rays from the light source 16 in the pickup tape (STEP 8).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ９）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 9).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例９］ [Modification 9]図１３に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 13, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ３）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, diamond scriber, a diamond blade or forming a groove 33 having a depth not reaching the back surface by using a laser scriber or the like, so-called half-cut dicing, to implement the (STEP3).次に、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Next, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、フラットリングに装着した紫外線（ＵＶ）硬化型のピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着する。 After grinding completion, the pickup tape ultraviolet (UV) curable mounted on flat ring, adhered to position the rear surface of each chip 22-i which is sectioned.これによって、チップ２２−ｉがピックアップ・テープへ転写される（ＳＴＥＰ６）。 Thus, the chip 22-i is transferred to the pickup tape (STEP6).その後、上記ピックアップ・テープに紫外線を照射（ＳＴＥＰ７）して硬化させることにより粘着力を低下させる。 Then, to lower the adhesive strength by curing radiation (STEP7) to ultraviolet light to the pickup tape.次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ８）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 8).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１０］ [Modification 10]図１４に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 14, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).次に、素子及び溝３３を形成したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Next, a bump 25 on the element formation surface side of the wafer 22 to form device and the groove 33 (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、図４１（ｆ）に示すように、フラットリングに装着した紫外線（ＵＶ）硬化型のピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着した後、表面保護テープ３４を剥離する。 After grinding completed, as shown in FIG. 41 (f), the pick-up tape ultraviolet (UV) curable mounted on flat ring, after adhering positions the rear surface of each chip 22-i which is sectioned , the release of the surface protection tape 34.これによって、チップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the chip 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).その後、上記ピックアップ・テープに光源１６から紫外線を照射して硬化させることにより粘着力を低下させる（ＳＴＥＰ８）。 Then, to lower the adhesive strength by curing by irradiation with ultraviolet rays from the light source 16 in the pickup tape (STEP 8).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ９）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 9).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１１］ [Modification 11]図１５に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 15, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。 Then, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, forming a diamond scriber, a diamond blade or the groove 33 of the depth not reaching the back surface by using a laser scriber or the like, a so-called half-cut to implement the dicing (STEP2).次に、素子及び溝を形成したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ３）。 Next, a bump 25 on the element formation surface side of the wafer 22 to form device and grooves (STEP3).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ４）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP4).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.その後、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ５）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, by performing the reverse of the wafer 22 grinding (STEP5) by grinding wheel 35, simultaneously performs division into thinning and individual chips 22-i of the wafer 22 (dicing before grinding).研削終了後、フラットリングに装着した紫外線（ＵＶ）硬化型のピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着する（ＳＴＥＰ６）。 After grinding completion, the pickup tape ultraviolet mounted on a flat ring (UV) curable, adhered to position the rear surface of each chip 22-i which is sectioned (STEP6).その後、上記ピックアップ・テープに光源１６から紫外線を照射して硬化させることにより粘着力を低下させる（ＳＴＥＰ７）。 Then, to lower the adhesive strength by curing by irradiation with ultraviolet rays from the light source 16 in the pickup tape (STEP7).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ８）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 8).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１２］ [Modification 12]図１６に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 16, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ３）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP3).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.この状態で、ウェーハ２２のダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、接着剤層２３を切断し且つウェーハ２２の裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ４）。 In this state, along a dicing line or a chip division line between the wafer 22, a diamond scriber, a diamond blade or with a laser scriber or the like, the groove having a depth not reaching the back surface of the adhesive layer 23 was cut and the wafer 22, 33 formation, to implement the so-called half-cut dicing (STEP4).その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、表面保護テープ３４をバックアップホルダ３６の上面に吸着して固定する。 After grinding completion, by pulling the inside of the backup holder 36 of the pickup device in a vacuum, to fix by suction the surface protection tape 34 on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、表面保護テープ３４を介在してチップを接着剤層２３側から矢印方向に突き上げ、チップ２２−ｉのコーナー部を表面保護テープ３４から剥離し、コレットでチップ２２−ｉの裏面側を吸着して剥離することによりピックアップする（ＳＴＥＰ７）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, an arrow tip interposed surface protection tape 34 from the adhesive layer 23 side push-up direction, separating the corner portion of the chip 22-i from the surface protection tape 34 is picked up by peeling by adsorbing the back surface side of the chip 22-i in the collet (STEP7).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１３］ [Modification 13]図１７に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 17, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ３）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP3).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.この状態で、ウェーハ２２のダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、接着剤層２３を切断し、且つウェーハ２２の裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ４）。 In this state, along a dicing line or a chip division line between the wafer 22, a diamond scriber, a diamond blade or with a laser scriber or the like, the adhesive layer 23 is cut, and the depth not reaching the back surface of the wafer 22 is forming a groove 33, to implement the so-called half-cut dicing (STEP4).その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、フラットリングに装着したピックアップ・テープに、個片化された各チップ２２−ｉを位置決めして接着した後、表面保護テープ３４を剥離する。 After grinding completion, the pickup tape mounted on a flat ring, after adhering to position each chip 22-i which is sectioned, the release of the surface protection tape 34.これによって、チップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the chip 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ８）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 8).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１４］ [Modification 14]図１８に示すように、まず、半導体ウェーハに、周知のプロセスにより種々の素子を形成する（ＳＴＥＰ１）。 As shown in FIG. 18, first, a semiconductor wafer, to form a variety of elements by a known process (STEP1).次に、素子形成の終了したウェーハ２２の素子形成面側にバンプ２５を形成する（ＳＴＥＰ２）。 Next, a bump 25 on the element formation surface side of the wafer 22 has been completed the device formation (STEP2).スタッドバンプを形成する場合には、上述したようにキャピラリ３２を用いて上記素子に電気的に接続されたバンプ２５を形成する。 In the case of forming the stud bumps to form a bump 25 electrically connected to the element with the capillary 32 as described above.その後、上記ウェーハ２２の素子形成面側にフィルム状の接着剤を貼り付けて接着剤層２３を形成する（ＳＴＥＰ３）。 Then, to form an adhesive layer 23 adhered the film adhesive to the element forming surface of the wafer 22 (STEP3).そして、必要に応じて接着剤層２３を加熱して、接着剤層２３の表面からバンプ２５を露出させる。 Then, by heating the adhesive layer 23 if necessary to expose the bumps 25 from the surface of the adhesive layer 23.この接着剤層２３は、液状接着剤を用いて、スピンコートにより上記バンプ２５の上部を残して埋め込むようにコーティングして形成することもできる。 The adhesive layer 23, using a liquid adhesive, by spin coating may be formed by coating so as to fill to leave the top of the bump 25.この状態で、ウェーハ２２の素子形成面側からダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、接着剤層２３を切断し、且つウェーハ２２'の裏面に達しない深さの溝３３を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ４）。 In this state, along the side of the element-formed surface of the wafer 22 to the dicing line or a chip division line, the back surface of the diamond scriber, by using a diamond blade or a laser scriber or the like, the adhesive layer 23 is cut, and the wafer 22 ' a groove 33 having a depth not reaching the formation, carrying out the so-called half-cut dicing (STEP4).その後、上記接着剤層２３上に表面保護テープ（ＢＳＧテープ）３４を貼り付け（ＳＴＥＰ５）、砥石３５によりウェーハ２２の裏面研削（ＳＴＥＰ６）を行って、ウェーハ２２の薄厚化と個々のチップ２２−ｉへの分割を同時に行う（先ダイシング）。 Thereafter, the adhesive layer 23 surface protection tape on (BSG tape) 34 Paste (STEP5), the grindstone 35 performs the back surface of the wafer 22 grinding (STEP6), thinning of the wafer 22 and the individual chips 22- At the same time carry out the division into i (dicing before grinding).研削終了後、フラットリングに装着した紫外線（ＵＶ）硬化型のピックアップ・テープに、個片化された各チップ２２−ｉの裏面を位置決めして接着した後、表面保護テープ３４を剥離する。 After grinding completion, the pickup tape ultraviolet (UV) curable mounted on flat ring, after adhering positions the rear surface of each chip 22-i which is sectioned, the release of the surface protection tape 34.これによって、チップ２２−ｉが表面保護テープ３４からピックアップ・テープへ転写される（ＳＴＥＰ７）。 Thus, the chip 22-i is transferred from the surface protection tape 34 to the pickup tape (STEP7).その後、上記ピックアップ・テープに紫外線を照射（ＳＴＥＰ８）して硬化させることにより粘着力を低下させる。 Then, to lower the adhesive strength by curing radiation (STEP 8) to ultraviolet light to the pickup tape.次に、上記フラットリングをピックアップ装置の固定テーブルに装着し、ピックアップの対象となるチップ２２−ｉにピックアップツールが対応するように、固定テーブルをＸＹ方向に移動させる。 Next, the mounted flat ring fixed table of the pickup device, so the pickup tool corresponding to the chip 22-i to be picked up, to move the fixed table in the XY directions.その後、各チップ２２−ｉの表面をモニタし、個々のチップ２２−ｉの位置検出、及び良品／不良品を判別するためのマーク検出等を行う。 Then, monitoring the surface of each chip 22-i, performs position detection of the individual chips 22-i, and the mark detection and the like for determining good / defective.そして、ピックアップ装置のバックアップホルダ３６の内部をバキュームで引いて、ピックアップ・テープをバックアップホルダ３６の上面に吸着して固定する。 Then, pull the interior of the backup holder 36 of the pickup device in a vacuum, to fix by suction the pickup tape on the upper surface of the backup holder 36.この状態で、突き上げピン３７が取り付けられているピンホルダ３８を上昇させ、突き上げピン３７をバックアップホルダ３６の上面から突出させることにより、ピックアップ・テープを介在してチップを裏面側から矢印方向に突き上げてチップ２２−ｉのコーナー部をピックアップ・テープから剥離し、コレットでチップ２２−ｉの素子形成面側を吸着して剥離することによりピックアップする（ＳＴＥＰ９）。 In this state, raising the pin holder 38 thrust pins 37 are attached, the push-up by protruding pins 37 from the upper surface of the backup holder 36, push up the chip by interposing a pickup tape from the back side in the direction of the arrow the corner portion of the chip 22-i is peeled from the pick-up tape is picked up by peeling by adsorbing element formation surface side of the chip 22-i in the collet (STEP 9).この際、接着剤層２３は、溝３３に対応する位置で引きちぎられて切断される。 At this time, the adhesive layer 23 is cut torn off at a position corresponding to the groove 33.

このようにして各半導体チップ２２−１，２２−２，２２−３を形成した後、図４に示したような手順で上記チップ２２−１，２２−２，２２−３（スペーサ２８を含む）の配線基板２１への実装とパッケージングを行う。 After forming the respective semiconductor chips 22-1, 22-2, 22-3 in this manner, including the chip 22-1, 22-2, 22-3 (spacer 28 in the procedure as shown in FIG. 4 for implementing and packaging into the wiring board 21).

［変形例１５］ [Modification 15]上記実施の形態及び各変形例における表面保護テープ３４に紫外線硬化型のものを用いることができる。 It can be used as the ultraviolet curing the surface protection tape 34 in the form and the modifications described above.そして、ウェーハの裏面研削工程の後に、表面保護テープ３４に紫外線を照射して粘着力を低下させることにより、ピックアップを容易化できる。 Then, after the wafer back grinding step, by by irradiating ultraviolet rays to the surface protection tape 34 decreases the adhesive strength, it can be facilitated pickup.

［変形例１６］ [Modification 16]上記実施の形態及び各変形例における裏面研削（ＢＳＧ）工程では、ウェーハ２２を固定するチャックテーブルと研削用砥石を回転させ、砥石を降下させながらウェーハ２２の裏面を削るインフィード研削と呼ばれる方法や、ウェーハ２２と砥石３５を回転させながら削るスルーフィード研削またはクリープフィード研削と呼ばれる方法を用いることができる。 The back grinding (BSG) process in the form and the modifications of the above embodiments, by rotating the chuck table and the grinding stone for fixing the wafer 22, Ya method called infeed grinding cutting the backside of the wafer 22 while lowering the grinding wheel the method can be used, called through-feed grinding or creep feed grinding scraping while rotating the wafer 22 and the grindstone 35.この際、ウェーハ２２の裏面を溝３３に達するまで削ると、ウェーハは個々のチップ２２−ｉに分割されるが、ウェーハ２２が個々のチップ２２−ｉに分割された後も研削（及び研磨）を続け、少なくとも５μｍ以上研削及び研磨することによって、ハーフカット・ダイシングによって形成された溝３３の側壁面と研削及び研磨によって形成された面とが交わる部分にチッピングが発生しても、この領域を研削及び研磨によって除去できる。 In this case, when grinding the back surface of the wafer 22 until it reaches the groove 33, although the wafer is divided into individual chips 22-i, after the wafer 22 is divided into individual chips 22-i also grinding (and polishing) the continued, by grinding and polishing at least 5μm or more, even if chipping occurs on the side wall surface and the grinding and formed by polishing the surface and intersects the groove 33 formed by half-cut dicing, the region It can be removed by grinding and polishing.研削及び研磨する量を増加させれば、より大きなチッピングを除去できるが、この研削及び研磨量はウェーハ２２の厚さや完成時のチップ２２−ｉの厚さ等必要に応じて設定すれば良い。 By increasing the amount of grinding and polishing, it can be removed more large chippings, the grinding and polishing amount may be set as required thickness and the like of the thickness and at completion of the chip 22-i of the wafer 22.これによって、チップ２２−ｉの完成時の厚さは、例えば３０〜５０μｍまで薄厚化が可能となる。 Thus, the thickness of the time of completion of the chip 22-i becomes possible to thin of for example up to 30 to 50 [mu] m.

また、上記ウェーハ２２の裏面を、溝３３に達するまで削って個々のチップ２２−ｉに分割する際、１種類の砥粒径の研削砥石を用いても良いが、研削時間の短縮とチッピングの発生の防止との両方を考慮すると、次のように少なくとも２種類の砥粒径の研削砥石を用いて２段階、あるいはそれ以上で行うことが好ましい。 Further, the back surface of the wafer 22, when dividing into individual chips 22-i shaved until it reaches the groove 33, it may be used one type of grinding wheel abrasive particle size, but the grinding time saving and chipping considering both the prevention of the occurrence, it is preferably carried out in at least two different abrasive particle size 2 stages using a grinding wheel, as follows, or more.すなわち、まず＃３６０（主要な砥粒径が４０〜６０μｍ）程度の砥粒径の大きい研削砥石により研削及び研磨した後、＃２０００（主要な砥粒径が４〜６μｍ）程度の砥粒径の小さい研削砥石により研削及び研磨して個々のチップ２２−ｉに分離すれば、ウェーハ２２を個々のチップ２２−ｉに分離するまでの時間短縮が図れ、且つ最終的に分離する際には砥粒径の小さい研削砥石を用いるのでチッピングの発生も低減できる。 That is, first # 360 after (main abrasive particle size 40 to 60 [mu] m) was ground and polished by a large grinding wheel abrasive grain size of about # abrasive grain size of about 2000 (main abrasive particle size 4 to 6 [mu] m) if is ground and polished by a small grinding wheel having separated into individual chips 22-i, faster time to separate the wafer 22 into individual chips 22-i is Hakare and abrasive is when finally separated chipping because using a small grinding wheel having particle sizes can be reduced.

［変形例１７］ [Modification 17]上述した実施の形態及び各変形例において、裏面研削後に研削面をエッチングして鏡面加工を行えば、薄厚で裏面チッピングが少なく且つ反りの小さいチップの作製が可能になり、搬送時のクラックやワイヤボンディング時の接続不良も低減できる。 In embodiments and modification example described above, by performing the mirror finishing by etching the ground surface after grinding the back surface, thin production of small and small warpage chip backside chipping becomes possible cracks or wires during transportation connection failure can be reduced at the time of bonding.この際、接着剤層２３がウェーハまたはチップの補強部材として働き、クラック並びに亀裂や破れを効果的に抑制できる。 At this time, work the adhesive layer 23 as a reinforcing member for the wafer or chip, crack and crack and tear can be effectively suppressed.

以上実施の形態と種々の変形例を用いてこの発明の説明を行ったが、この発明は上述した実施の形態や変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。 Range has been described in the present invention with reference to embodiments and various modified examples above, the present invention is not limited to the embodiment and modification example described above, in the implementation stage without departing from the gist and it can be modified variously.また、上記実施の形態や変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。 Further, the embodiments and modifications of the above embodiments include inventions of various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements.例えば実施の形態や変形例に示される全構成要件や全製造工程からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件や製造工程が削除された構成が発明として抽出され得る。 For example be removed several of the constituent elements and the entire manufacturing process shown in embodiment and modifications, can at least one of resolution of the problems the invention is described in the section of the problem to be solved, invention when at least one is obtained in the effects described in the effect of the column, the configuration from which the constituent elements or manufacturing steps have been deleted can be extracted as an invention.

この発明の実施の形態に係る半導体装置及びその製造方法について説明するためのもので、スタックＭＣＰの一部を拡大して示す断面構成図。 Intended for explaining a semiconductor device and a manufacturing method thereof according to the embodiment of the present invention, cross sectional view showing an enlarged part of the stack MCP.図１に示したスタックＭＣＰにおける半導体チップの製造工程を順次示す断面図。 Sectional views sequentially showing the manufacturing process of the semiconductor chip in the stack MCP shown in FIG.図１に示したスタックＭＣＰにおける半導体チップの製造工程図。 Manufacturing process of the semiconductor chip in the stack MCP shown in FIG.図１に示したスタックＭＣＰにおける実装工程を示す製造工程図。 Manufacturing process diagrams illustrating a mounting process in the stack MCP shown in FIG.この発明の実施の形態に係る半導体装置の製造方法の変形例１について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 1 of the manufacturing method of the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例２について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 2 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例３について説明するための製造工程図。 Manufacturing process diagram for explaining a third modification of the manufacturing method of a semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例４について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 4 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例５について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 5 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例６について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 6 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例７について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 7 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例８について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 8 of the method of manufacturing the semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例９について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 9 of the manufacturing method of a semiconductor device according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例１０について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 10 of the semiconductor device manufacturing method according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例１１について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 11 of the semiconductor device manufacturing method according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例１２について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 12 of the semiconductor device manufacturing method according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例１３について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 13 of the semiconductor device manufacturing method according to the embodiment of the present invention.この発明の実施の形態に係る半導体装置の製造方法の変形例１４について説明するための製造工程図。 Manufacturing process diagram for explaining a modified example 14 of the semiconductor device manufacturing method according to the embodiment of the present invention.従来の半導体装置及びその製造方法について説明するためのもので、スタックＭＣＰの一部を拡大して示す断面構成図。 Intended for explaining the conventional semiconductor device and a manufacturing method thereof, cross-sectional view showing an enlarged part of the stack MCP.

Claims (4)

Translated from Japanese

第１半導体チップと、 A first semiconductor chip,前記第１半導体チップの素子形成面側に形成された第１接着剤層と、 A first adhesive layer formed on the element formation surface side of the first semiconductor chip,前記第１半導体チップにおける第１パッド上に形成され、前記第１接着剤層の表面から露出された第１バンプと、 Is formed on the first pad in said first semiconductor chip, a first bump exposed from the surface of the first adhesive layer,前記第１バンプと配線基板に形成された第１配線層とを電気的に接続する第１ボンディングワイヤと、 A first bonding wire for electrically connecting the first wiring layer formed on the first bump and the wiring substrate,前記第１半導体チップよりもサイズが小さく、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントされたスペーサと、 Said smaller in size than the first semiconductor chip, said first spacer is mounted on the inside of the first adhesive layer on the first pad of the semiconductor chip,前記スペーサ上に設けられ、前記第１バンプと前記第１ボンディングワイヤとの接続部を覆うフィレットを有する第２接着剤層と、 Provided on the spacer, a second adhesive layer having a fillet covering the connecting portion between the first bump and the first bonding wire,前記第２接着剤層上にマウントされ、前記第１半導体チップと実質的に同じサイズの第２半導体チップと、 Is mounted on the second adhesive layer, and a second semiconductor chip of the first semiconductor chip substantially the same size,前記第２半導体チップの素子形成面側に形成された第３接着剤層と、 A third adhesive layer formed on the element formation surface side of the second semiconductor chip,前記第２半導体チップにおける第２パッド上に形成され、前記第３接着剤層の表面から露出された第２バンプと、 Is formed on the second pads in the second semiconductor chip, and the second bump exposed from the surface of the third adhesive layer,前記第２バンプと前記基板に形成された第２配線層とを電気的に接続する第２ボンディングワイヤと を具備することを特徴とする半導体装置。 The semiconductor device characterized by comprising a second bonding wire for electrically connecting the second wiring layer formed on the substrate and the second bump.

素子形成面側に第１接着剤層が形成され、且つ第１パッド上に前記第１接着剤層の表面から露出された第１バンプを有する第１半導体チップにおける前記第１バンプ上に、第１ボールボンディングを行う工程と、 Is first adhesive layer formed on the element formation surface side, on the first bump in and the first semiconductor chip having a first bump exposed from the surface of the first adhesive layer on the first pad, the and performing the first ball bonding,第１ボンディングボールからボンディングワイヤを延ばして配線基板に形成された第１配線層に第１ウェッジボンディングを行う工程と、 And performing a first wedge bonding the first wiring layer formed on the wiring board by extending the bonding wire from the first bonding ball,素子形成面側に第２接着剤層が形成され、且つ第２パッド上に前記第２接着剤層の表面から露出された第２バンプを有し、前記第１半導体チップよりもサイズが小さい第２半導体チップを、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントする工程と、 Is a second adhesive layer formed on the element formation surface side, and the second has a second bump exposed from the surface of the on the pad second adhesive layer, the smaller size than the first semiconductor chip the second semiconductor chip, a step of mounting the first pad of the inside of the first adhesive layer in the first semiconductor chip,前記第２半導体チップの第２バンプ上に、第２ボールボンディングを行う工程と、 On a second bump of the second semiconductor chip, and performing a second ball bonding,第２ボンディングボールからボンディングワイヤを延ばして前記配線基板に形成された第２配線層に第２ウェッジボンディングを行う工程と を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a step of performing a second wedge bonded to the second wiring layer formed on the wiring board to extend the bonding wire from the second bonding ball.

素子形成面側に第１接着剤層が形成され、且つ第１パッド上に前記第１接着剤層の表面から露出された第１バンプを有する第１半導体チップにおける前記第１バンプ上に、第１ボールボンディングを行う工程と、 Is first adhesive layer formed on the element formation surface side, on the first bump in and the first semiconductor chip having a first bump exposed from the surface of the first adhesive layer on the first pad, the and performing the first ball bonding,第１ボンディングボールからボンディングワイヤを延ばして配線基板に形成された第１配線層に第１ウェッジボンディングを行う工程と、 And performing a first wedge bonding the first wiring layer formed on the wiring board by extending the bonding wire from the first bonding ball,上面側に第２接着剤層が形成され、前記第１半導体チップよりもサイズが小さいスペーサを、前記第１半導体チップにおける前記第１パッドの内側の前記第１接着剤層上にマウントする工程と、 A second adhesive layer formed on the upper surface side, a step of mounting the spacer is smaller than the first semiconductor chip, the first inside the first pad of the semiconductor chip the first adhesive layer ,素子形成面側に第３接着剤層が形成され、且つ第２パッド上に前記第３接着剤層の表面から露出された第２バンプを有し、前記第１半導体チップと実質的に同じサイズの第２半導体チップを、前記第２接着剤層上にマウントする工程と、 Third adhesive layer formed on the element formation surface side, and a second bump exposed from the surface of the third adhesive layer on the second pad, wherein the first semiconductor chip substantially the same size a step of the second semiconductor chip and mounted on the second adhesive layer on,前記第２半導体チップの第２バンプ上に、第２ボールボンディングを行う工程と、 On a second bump of the second semiconductor chip, and performing a second ball bonding,第２ボンディングボールからボンディングワイヤを延ばして前記配線基板に形成された第２配線層に第２ウェッジボンディングを行う工程とを具備し、 A second bonding ball extending the bonding wire; and a step of performing a second wedge bonded to the second wiring layer formed on the wiring substrate,前記第２半導体チップを前記第２接着剤層上にマウントする工程は熱圧着であり、前記第２接着剤層を溶融してフィレットを発生させ、前記第１半導体チップにおける第１ボールボンディング部に到達させることにより、前記第２ボールボンディング工程における前記第２半導体チップの補強を行う ことを特徴とする半導体装置の製造方法。 The step of mounting the second semiconductor chip to the second adhesive layer is thermocompression to generate fillet to melt the second adhesive layer, the first ball bonding portion of the first semiconductor chip by reaching method of manufacturing a semiconductor device which is characterized in that the reinforcement of the second semiconductor chip in the second ball bonding process.

前記第１，第２半導体チップは、素子形成が終了した半導体ウェーハが先ダイシング法により分割されて形成され、前記第１，第３接着剤層と前記第１，第２バンプは前記半導体ウェーハが分割される前に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。 The first, second semiconductor chip, a semiconductor wafer from which the element formation is completed is formed is divided by the previous dicing method, the first, the third adhesive layer first, second bumps of the semiconductor wafer the method of manufacturing a semiconductor device according to claim 3, characterized in that it is formed before being split.