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Description

Translated from Japanese

本発明は記憶装置及び半導体装置に関する。 The present invention relates to a storage device and a semiconductor device.詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及びこうした記憶装置を有する半導体装置に係るものである。 More particularly, it relates to a semiconductor device having a memory device and such a storage device constructed in accordance with the memory cell using a memory element of the state of the electrical resistance store information holding.

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。 In the information device such as a computer, a random access memory, in operation fast, high-density DRAM (Dynamic Random Access Memory) are widely used.しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。 However, DRAM because when the power is turned off information is to become volatile memory disappears, information memory nonvolatile is desirable indelible.

これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。 In the case of these memories, it is possible to continue for a long time holding the information written even without power supply.また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。 Also, in the case of these memories, by a non-volatile, and the need for refresh operation, it is considered possible to reduce that amount power consumption.

更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。 Furthermore, in the nonvolatile memory of the resistance variable such as PMC and RRAM, a material having a characteristic that the resistance value is changed by applying a voltage or current, it is used in the storage layer to store information to be held, the storage layer the two electrodes are provided across the, because it is a relatively simple structure such that application of a voltage or current to the two electrodes, it is easy miniaturization of the storage element.

なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。 Incidentally, PMC is between the two electrodes, a structure sandwiching an ionic conductor containing a certain metal, by including the metal contained further in either one ionic conductor of the two electrodes, when a voltage is applied between the two electrodes, it utilizes a characteristic that the electrical properties change, such as resistance or capacitance of the ionic conductor.具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。 Specifically, the ion conductor is a solid solution (e.g., amorphous GeS or amorphous GeSe) the chalcogenide and metal made of, the one of the two electrodes includes Ag, Cu or Zn (e.g. , see Patent Document 1.).

また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。 As the structure of the RRAM, for example, sandwiching the polycrystalline PrCaMnO 3 thin film between two electrodes, by applying to the two electrode voltage pulse, or current pulse, increased resistance of PrCaMnO 3 is a recording film configuration changes are introduced (e.g., see non-Patent Document 1.).そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。 Then, at the time of erasing when the recording of information (writing), applies a voltage pulse having different polarities.

また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ ３ （単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。 As another configuration of the RRAM, for example, Cr entrapment SrZrO 3, which is lightly doped (single crystal or polycrystalline) with two electrodes, by applying a current from the electrodes, the resistance of the recording film changes construction have been introduced (for example, see non-Patent Document 2.).この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。 The Non-Patent Document 2, I-V characteristics of the memory layer is shown, the threshold voltage at the time of recording and erasing has a ± 0.5V.この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。 In this configuration, it is possible to record and erase information by the application of a voltage pulse, necessary pulse voltage is ± 1.1V, there is a voltage pulse width is 2 ms.更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。 Furthermore, it is also possible speed recording and erasing operation at the voltage pulse width 100ns has been reported.この場合、必要なパルス電圧は±５Ｖとなっている。 In this case, the necessary pulse voltage has a ± 5V.

しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。 However, FeRAM is at present, it is difficult to perform nondestructive readout, the readout speed is slow to become destructive readout.また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。 Moreover, due to a limitation in the number of polarization inversion by reading or recording, there is a limit to the rewritable number of times.

また、ＭＲＡＭは、記録に磁界を必要し、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。 Also, MRAM is to require the magnetic field to the recording, because that is generating a magnetic field by the current flowing in the wiring, a large amount of current when recording is needed.

更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。 Further, as the phase change memory is a memory for recording by applying a voltage pulse of the same polarity and different magnitudes, the phase change memory for causing the switching by the temperature, which is sensitive to changes in environmental temperature there is a problem.

また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。 Furthermore, the PMC described in Patent Document 1, the crystallization temperature of the amorphous GeS or amorphous GeSe is about 200 ° C., the ion conductor are deteriorated characteristics when crystallized, actually fabricated the memory element step in, for example, in the step of forming the CVD insulator film and the protective film or the like, there is a problem that withstand high temperatures.

また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。 Further, that the material of the storage layer proposed in the configuration of RRAM described in Non-Patent Documents 1 and 2, since both are crystalline materials, it is necessary to temperature treatment at about 600 ° C., it is extremely difficult to manufacture the proposed single-crystal materials, that by using the polycrystalline grain boundaries affect miniaturization for there is difficult, a problem like.

更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。 Further, in RRAM described above, but by applying a pulse voltage be recorded or erased information have been proposed, the storage layer after recording, depending on the pulse width of the pulse voltage applied in the configuration proposed of resistance value is changed.また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。 The resistance value after the manner recorded that depends on the pulse width of the recording, in the case of applying repeatedly the same pulse are also indirectly indicate that resistance changes.

例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。 For example, Non-Patent Document 1 described above, in the case of applying the same polarity pulse, the pulse width, it has been reported that the resistance value after the recording is largely changed.パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。 According to when the pulse width is 50ns or less short, the resistance change ratio due to the recording decreases, and when the pulse width is more than 100ns long, instead of saturated to a constant value, the pulse width becomes wide, the reverse a has a characteristic that approaches the resistance value before recording.また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。 Further, Non-Patent Document 1, by connecting the MOS transistors of the memory layer and access control in series, but they are to introduce characteristics of the memory structure arranged in an array, where, 10Ns～ pulse width was varied in the range of 100 ns, it has been reported that the resistance value of the storage layer after recording is changed by the pulse width.パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。 If the pulse width is longer, the resistance from the characteristics of the storage layer is expected to decrease again.

即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。 That is, in RRAM, the resistance value after the recording is dependent on the size and the pulse width of the pulse voltage, when there are variations in size and pulse width of the pulse voltage, resulting in variation in resistance value after the recording.従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。 Thus, in the short pulse voltage than about 100 ns, small resistance change ratio by the recording, it becomes more susceptible to variations in the resistance value after the recording, it is difficult to perform stable recording.

そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。 Therefore, in the case of performing recording is such a short pulse voltage, in order to reliably record, it is necessary to perform a process of confirming the contents of the information after recording (verify).例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。 For example, before recording, by reading the contents of information already recorded in the storage element (resistance of the storage layer) it performs a process of confirming the contents from now recorded as the confirmed contents (resistance) and (resistance value) corresponding to the relationship to perform the recording.或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。 Alternatively, for example, after recording, reads the contents of the information recorded in the storage element performs a step of confirming, when different from the desired resistance value, a correction to the desired resistance value by performing rerecording to.従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。 Therefore, the time required for recording becomes longer, for example, it is difficult to carry out overwriting of data such as a high speed.

以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子を抵抗値が高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。 In order to solve the above such problems, by applying a threshold voltage or more between the ends, the memory element having a characteristic that the resistance value changes, coupled to the storage element in series, the load configured memory cells and a circuit element, when a voltage is applied between the ends of the memory elements and circuit elements is the threshold value voltage is greater than a certain voltage or more, lower the memory element from the resistance value is high state to the combined resistance value of the memory element and a circuit element of the memory cell in after changing the storage device having the characteristics substantially constant value regardless of the magnitude of the voltage (for example, refer to Patent Document 2.), it is possible to realize a stable recording with such a storage device is realized to shorten the time required for recording information.

しかしながら、記憶素子の抵抗値が高い状態と低い状態を識別することでデータ識別を行なう抵抗変化型記憶素子は、記憶素子の抵抗値を変化させる際に記憶素子へ電流が流れることによって、記憶素子に電圧を印加する回路（以下、電圧印加回路と言う）から記憶素子の間の長い配線抵抗で電圧降下が生じる。 However, the resistance change memory element for performing data identification in the resistance value to identify the high state and low state of the storage element by a current flowing to the memory element when changing the resistance value of the memory element, the memory element a circuit for applying a voltage is a voltage drop occurs in long wiring resistance between the memory element (hereinafter, referred to as voltage applying circuit).特に、記憶素子が低い抵抗状態である場合は、高い抵抗状態である場合よりも流れる電流が大きいために大きな電圧降下が生じ、電圧印加回路から遠く離れたところに位置する記憶素子に相当小さな電圧が印加される結果となる。 In particular, when the storage element is a low resistance state is higher if the resistance state large voltage drop occurs due to the large current flowing than, corresponding small voltage to the memory element which is located far away from the voltage application circuit but the result is applied.また、電圧降下分のマージンを考慮して電圧印加回路によって過剰に電圧を印加するように設定すると、電圧印加回路に近接している記憶素子には大きな電圧が印加される。 Also set to apply excessively voltage by the voltage application circuit in consideration of the margin of the voltage drop, the storage element is close to the voltage application circuit is a high voltage is applied.この様に、電圧印加回路の近くに位置する記憶素子には大きな電圧が印加され、電圧印加回路から遠くに位置する記憶素子には小さな電圧が印加されることとなり、記憶素子同士で印加電圧の均一化が図れない。 Thus, a large voltage is applied to the storage element which is located near the voltage application circuit becomes a the small voltage is applied to the storage element which is located far from the voltage application circuit, the applied voltage storage element to each other can not be achieved is uniform.また、必要以上の電圧を印加するように設定することは、消費電力の増大をも招いてしまう。 Further, it is configured to apply a more than necessary voltage would be caused an increase in electric power consumption.

本発明は以上の点に鑑みて創案されたものであって、記憶素子に均一に電圧を印加することができる記憶装置及びこうした記憶装置を有する半導体装置を提供することを目的とするものである。 The present invention was been made in view of the above, it is an object to provide a semiconductor device having a memory device and such a storage device capable of applying a uniform voltage to the memory element .

上記の目的を達成するために、本発明に係る記憶装置は、行方向に沿って配列されたソースラインと、列方向に沿って配列されたビットラインと、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える To achieve the above object, a storage device according to the present invention, lines and source lines arranged along the direction, and bit lines arranged along a column direction, a first threshold signal or more electrical signals from There changes to a low state from the high resistance state by being applied, the first state is a low resistance value by the polarity of the threshold signal is different from the second threshold signal or the electrical signal is applied have the property of changing to a high state, a memory element disposed at the intersection of said source lines and bit lines, is connected to one end of said bit line, and a voltage applying circuit for applying a predetermined voltage to the bit line, compared to most other end setting the voltage applied to the storage element located on the side voltage of the bit line, the voltage applying circuit and a voltage adjustment circuit for adjusting the voltage applied to the bit line

また、上記の目的を達成するために、本発明に係る半導体装置は、行方向に沿って配列されたソースラインと、列方向に沿って配列されたビットラインと、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路と In order to achieve the above object, a semiconductor device according to the present invention includes a source line arranged along the row direction, and bit lines arranged in the column direction, at least a first threshold signal changes to a low state from a high resistance state by an electric signal is applied, a low resistance value by the second threshold signal or the electrical signal different polarities is applied to the first threshold signal have the property of changing from a state to a high state, the storage element disposed at the intersection of the source line and a bit line is connected to one end of the bit line voltage application circuit for applying a predetermined voltage to the bit line If, compared to most other end setting the voltage applied to the storage element located on the side voltage of the bit line, and a voltage adjustment circuit for adjusting the voltage to the voltage applying circuit is applied to the bit line備える記憶装置を有する。 Having a memory device having.

ここで、ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、電圧印加回路がビットラインに印加する電圧を調整する電圧調整回路によって、電圧印加回路に接続されている全てのメモリセルに対して均一な電圧を印加することができる。 Here, compared to most other end setting the voltage applied to the storage element located on the side voltage of the bit line, the voltage regulator circuit voltage applying circuit for adjusting the voltage applied to the bit line, the voltage application circuit it is possible to apply a uniform voltage to all the memory cells connected.なお、記憶素子以遠においては原理的に電圧降下が生じないために、ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較している。 In the storage element beyond in order not occur theoretically voltage drop is compared with the most other end setting the voltage applied to the storage element located on the side voltage of the bit line.

上記した本発明を適用した記憶装置及び半導体装置では、記憶素子に均一に電圧を印加することができる。 In memory device and a semiconductor device applying the present invention described above, it is possible to uniformly apply a voltage to the memory element.

以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。 Hereinafter, embodiments of the present invention is described with reference to the drawings, provide an understanding of the present invention.なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。 In this embodiment, the resistance change storage element (hereinafter, referred to as a memory device) to be used in memory cells constituting the memory device.

図１は本発明を適用した記憶装置の一例に使用する電流−電圧（Ｉ−Ｖ）変化を示すグラフである。 Figure 1 is a current used as an example of the applied storage device of the present invention - is a graph showing voltage (I-V) changes.なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。 As the memory device having a the I-V characteristic as shown in FIG. 1, for example, between the first electrode and the second electrode (e.g., between the lower electrode and the upper electrode) storage layer is in pinched configuration storage elements include those storage layer composed of an amorphous thin film such as rare earth oxide film or the like.

さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば、＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。 Now, the memory cell, the initial state is the resistance value is large (e.g., more than 1 M.OMEGA), is a state hardly current flows, in FIG. 1 + 1.1X [V] (e.g., + 0.5V) or more voltage Upon application, the current is the resistance value rapidly increases decreases (e.g., several kW).そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。 Then, the memory element is changed to ohmic properties, a state flowing in proportion current to the voltage, i.e., the resistance value indicates a constant value, then the resistance value even if the voltage is returned to 0V (low resistance value) It continues to hold.なお、以下この動作を書き込みと称し、この状態を導通と称する。 Hereinafter referred to the operation and writing, it referred to as conducting this state.また、この時の印加電圧を書き込み電圧閾値と称する。 Also referred to as voltage threshold write voltage applied at this time.

次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。 Next, the write to the memory device by applying a reverse polarity voltage, when the applied voltage is increased, flows to the memory element in -1.1X in Figure 1 [V] (e.g., -0.5 V) Current It decreases sharply, i.e., the resistance value increases sharply, changes to the same high resistance value in the initial state (e.g., more than 1 M.OMEGA).その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。 Thereafter, even if the voltage is returned to 0V continues to hold the resistance value (high resistance).なお、以下この動作を消去と称し、この状態を絶縁と称する。 In the following referred to as erase this operation, referred to as the state and insulation.また、この時の印加電圧を消去電圧閾値と称する。 Further, it referred to the voltage applied at this time and the erase voltage threshold.

この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。 By applying positive and negative voltages to the memory device in this manner, it is possible to reversibly change the resistance value of the memory element to several kΩ~ about 1 M.OMEGA.また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。 Also, if the voltage to the memory element is not applied, i.e., when the voltage is 0V, conduction and can take two states of insulated, by matching these state data 1 and 0, 1 bit storage of data becomes possible.

なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。 Note that although the -2X~ + 2X the range of applied voltage in FIG. 1, the applied voltage be increased to greater, the resistance value in the memory element used in an example of the applied storage device of the present invention is hardly changed .

図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。 Figure 2 is a circuit diagram illustrating a memory cell for use in an example of the applied storage device of the present invention, wherein shown memory cell C is connected to MOS transistor T in series with the memory element A It is configured.これにより、ＭＯＳトランジスタがメモリ素子に対する負荷としても作用することになる。 As a result, the MOS transistor also acts as a load for the memory device.

また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。 Further, the MOS transistor connected to a terminal of the memory element terminal voltage V1 is applied to the opposite terminal, the MOS transistor of the connected terminals to the memory element of one terminal (e.g., source side opposite terminals ) terminal voltage V2 is applied to, has a configuration in which the gate voltage Vgs is applied to the gate of the MOS transistor.そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。 By each terminal voltage across the memory element and the MOS transistor constituting the memory cell V1, V2 is applied, the potential difference V (= | V2-V1 |) between both terminals produce.

なお、ＭＯＳトランジスタのオン抵抗値は、メモリ素子の高い抵抗値よりは低いことが望ましく、より望ましくは、メモリ素子の高い抵抗値の例えば数分の１以下として、充分に低くなるようにする。 Note that the on resistance of the MOS transistor is lower it is desirably higher than the resistance value of the memory element, more preferably, as a less high resistance, for example, fractions of the memory device, set to be sufficiently low.これは、ＭＯＳトランジスタのオン抵抗値が高いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。 This is because when the on-resistance of the MOS transistors is high, since the potential difference is applied between the terminals according to the most MOS transistors, power will be lost, the use of applied voltage to the change in resistance of efficiently memory device This is because it can not.

ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。 Here, the polarity of the memory element and the MOS transistor, the structure of the two types of the memory cell shown in FIGS. 2 (a) and 2 (b) are considered.なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。 Arrows in FIG. 2 in the memory device indicates the polarity, if a voltage is applied in the direction of the arrow indicates that changes to a conducting state from an insulating state, i.e. the write operation is performed.

図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。 3-6 is a circuit diagram for explaining an example of the applied storage device of the present invention, the memory array shown here is obtained by arranging the memory cells shown in Figure 2 in a matrix.なお、メモリ素子及びＭＯＳトランジスタの極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。 Incidentally, the positional relationship between the polar and the memory element and a MOS transistor of the memory element and MOS transistors, Figure 3, Figure 4, can be considered arrangement of four memory array shown in FIGS.ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイで同じであるため、以下では図３の回路を例に挙げて説明を行う。 Here, the operation method of the memory array are the same in the memory array of Figures 3-6 will be described with an example of the circuit of FIG. 3 in the following.

図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタの一端（ここではドレイン）に接続されて構成されている。 The memory device illustrated in FIG. 3, (m + 1) row, (n + 1) memory cells in the column are formed by arranging in a matrix, the memory cell is, as shown in FIG. 2, one end of the memory element MOS one end of the transistor is configured by connecting (the drain here).また、ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは、ワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ソース）はソース線Ｓ（Ｓ０〜Ｓｍ）に接続され、メモリ素子の他端はビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。 The gate of the MOS transistor T (T00～Tmn) is connected to the word line W (W0 to Wm), the other end of the MOS transistor (source) is connected to the source line S (S0 to Sm), the memory device the other end is connected to the bit line B (B0 to Bn).更に、ビット線Ｂは、定電圧書き込み回路Ｌ（Ｌ０〜Ｌｎ）に接続され、ワード線Ｗは、その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続され、ソース線Ｓは、その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。 Furthermore, the bit line B is connected to the constant voltage write circuit L (L0 to Ln), the word line W is connected to a row decoder RD (RD0~RDm) its voltage control circuit, the source line S, the is connected to the source decoder SD (SD0~SDm) is a voltage control circuit.

上記した定電圧書き込み回路は、書き込み回路ｉ（ｉ０〜ｉｎ）と電圧調整回路ｊ（ｊ０〜ｊｎ）を有しており、書き込み回路は書き込みドライバ１及び消去ドライバ２で構成されており、電圧調整回路はオペアンプ３で構成され、オペアンプの逆相入力側にはメモリセルに印加するための設定電圧Ｅを入力し、正相入力側はビット線と接続され、書き込み回路から最も遠い第１行のメモリセルの電位が伝わる様に配線が接続されている。 Constant voltage writing circuit described above has a write circuit i (i0~in) a voltage regulating circuit j (j0~jn), the write circuit is constituted by the write driver 1 and the erase driver 2, a voltage regulator circuit is an operational amplifier 3, the inverting input of the operational amplifier type setting voltage E to be applied to the memory cell, the positive phase input side is connected to the bit line, the first row farthest from the write circuit wiring as transmitted the potential of the memory cell is connected.なお、書き込み電圧を一定に保つ様な機能を果たす構成であれば、正相入力と逆相入力の接続関係が逆であっても構わない。 Incidentally, with the configuration fulfilling such function to keep the write voltage constant, connection of the positive phase input and the negative-phase input may be reversed.

ここで、本実施例では、１つのビット線に対して１つの書き込み回路及び１つの電圧調整回路が形成された記憶装置を例に挙げて説明を行うが、書き込み回路はビット線に電圧を印加することができれば充分であり、電圧調整回路は、参照電圧と設定電圧を比較して書き込み回路によってビット線に印加する電圧の調整を行うことができれば充分であって、必ずしも１つのビット線に対して１つの書き込み回路及び１つの電圧調整回路が形成される必要は無く、（１）１つのビット線に対して１つの書き込み回路が形成されると共に、メモリアレイ４全体に対して１つの電圧調整回路が形成されても良いし（図７参照。）、（２）複数本のビット線（例えば６本のビット線）がカラムスイッチＳＷを介して１つの書き込み回路及び１つの電圧 Here, in this embodiment, applying a voltage to it will be described by taking a memory device in which one of the write circuit and one voltage adjusting circuit is formed on one of the bit lines as an example, the write circuit bit line it is sufficient if it is to be, the voltage adjustment circuit is by comparing the reference voltage and the set voltage was sufficient if it is possible to adjust the voltage applied to the bit line by the write circuit, to always one bit line it is not necessary to one of the write circuit and one voltage adjusting circuit is formed Te, (1) with one of the write circuit for one bit line is formed, one voltage regulating for the entire memory array 4 it circuitry may be formed (see FIG. 7.), (2) a plurality of bit lines (e.g. 6 bit lines) one write circuits via the column switch SW and one voltage較回路に接続され、即ち、複数本のビット線（例えば６本のビット線）に対して１つの書き込み回路が形成されると共に、複数本のビット線（例えば６本のビット線）に対して１つの電圧調整回路が形成されても良いし（図８参照。）、（３）複数本のビット線（例えば６本のビット線）がカラムスイッチを介して１つの電圧印加回路に接続されると共に、全てのビット線がカラムスイッチを介して１つの電圧比較回路に接続され、即ち、複数本のビット線（例えば６本のビット線）に対して１つの書き込み回路が形成されると共に、メモリアレイ全体に対して１つの電圧調整回路が形成されても良い（図９参照。）。 Connected to 較回 path, i.e., with one of the write circuit for a plurality of bit lines (e.g. 6 bit lines) are formed, a plurality of bit lines with respect to (e.g. 6 bit lines) it one voltage adjusting circuit may be formed (see FIG. 8.), is connected to one voltage application circuit via the column switch (3) a plurality of bit lines (e.g. 6 bit lines) together with all of the bit line is connected to one voltage comparator circuit via the column switch, namely, one write circuit is formed for a plurality of bit lines (e.g. 6 bit lines), the memory one voltage adjusting circuit may be formed for the entire array (see Fig. 9.).なお、図７、図８及び図９では書き込みドライバ、消去ドライバ及びオペアンプの図示を省略している。 Incidentally, FIG. 7, the write driver 8 and 9 are not shown erase driver and the operational amplifier.

また、本実施例では、電圧調整回路が書き込み回路の直ぐ近くに配置してあるが、必ずしも電圧調整回路が書き込み回路の直ぐ近くに配置される必要は無く、（１）電圧調整回路がメモリアレイの横側に配置されても良いし（図１０参照。）、（２）電圧調整回路がメモリアレイを介して書き込み回路とは反対側に配置されても良い（図１１参照。）。 Further, in the present embodiment, the voltage regulating circuit is arranged in the immediate vicinity of the write circuit, not necessarily a voltage regulating circuit are arranged in the immediate vicinity of the write circuit, (1) a voltage regulating circuit is a memory array it of may be disposed on the side (see FIG. 10.), (2) voltage adjustment circuit may be disposed on the side opposite to the writing circuit via the memory array (see FIG. 11.).なお、図１０及び図１１では、説明の便宜のために、任意のビット線Ｂｘに接続された書き込み回路ｉｘ及びこの書き込み回路の印加電圧を調整する電圧調整回路ｊｘのみを図示している。 In FIG. 10 and FIG. 11, for convenience of explanation, shows only a voltage regulating circuit jx for adjusting the applied voltage of the write circuit ix and the write circuit is connected to any bit line Bx.また、図１０及び図１１では書き込みドライバ、消去ドライバ及びオペアンプの図示を省略している。 Further, FIGS. 10 and 11, write drivers, are omitted erase driver and the operational amplifier.

なお、本実施例の様に、電圧調整回路が書き込み回路の直ぐ近くに配置されることによって、電圧調整回路からの出力信号が配線容量により生じる遅延を抑制することができ、図１０で示す様に電圧調整回路がメモリアレイの横側に配置されることによって、電圧調整回路の出力配線長とビット線電位のフィードバック配線長との関係を同じにすることができ、図１１で示す様に電圧調整回路がメモリアレイを介して書き込み電圧と反対側に配置されることによって、ビット線電位のフィードバック配線を最短にすることができる。 Incidentally, as in the present embodiment, when a voltage regulating circuit are arranged in the immediate vicinity of the write circuit, it is possible to suppress the delay output signal from the voltage regulating circuit caused by the wiring capacitance, as shown in FIG. 10 by the voltage regulating circuit is arranged on the side of the memory array, it is possible to equalize the relationship between the feedback wiring length of the output wire length and the bit line potential of the voltage regulating circuit, a voltage as shown in FIG. 11 by adjusting circuit is disposed on the side opposite to the write voltage through the memory array, it is possible to feedback lines of the bit line potential to a minimum.

以下、上記の様に構成された記憶素子の（Ａ）書き込み及び（Ｂ）消去について説明する。 Hereinafter, the configuration storage elements as described above (A) write and (B) erasing will be described.なお、書き込み及び消去を開始する前の状態においては、ビット線とソース線は同電位となっており、メモリセル間の電位差は０Ｖである。 In the state before the start of writing and erasing, the bit lines and the source lines are at the same potential, the potential difference between the memory cells is 0V.

（Ａ）書き込み 書き込みを行なう場合には、情報の記録を行うべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にすると共に、書き込み回路の書き込みドライバを動作させ、情報の記録を行なうべきメモリセルに対応するビット線に書き込み電圧を印加する。 When performing (A) writing write, the word line W corresponding to the memory cell to be recorded in the information, by applying a gate voltage Vgs by the row decoder RD, the gate of the MOS transistor T ON state while the activates the write driver of write circuit, a write voltage is applied to the bit line corresponding to the memory cell to perform recording of information.これによって、メモリ素子に書き込み電圧閾値以上の電圧が印加されることになり、メモリ素子の書き込みが行なわれる。 This makes that the voltage higher than the write voltage threshold is applied to the memory element, writing to the memory device is performed.この時、書き込み回路から最も遠くに位置する第１行目のメモリセルに印加される電圧をリファレンス電圧として、オペアンプによって書き込みドライバにフィードバックをかける様に構成されており、こうすることにより書き込み回路に接続されている全てのメモリセルに対して正しい設定電圧が印加されることになる。 At this time, the voltage applied to the first row of the memory cell located farthest from the write circuit as the reference voltage, is configured so as provide feedback to the write driver by the operational amplifier, the write circuit by way correct setting voltage to all the memory cells connected is to be applied.なお、書き込み時間はパルス制御でコントロールされており、書き込み時間が終了した後、書き込み回路を停止し、ＭＯＳトランジスタのゲートをオフの状態にして書き込み動作を終了する。 The write time is controlled by a pulse control, after the writing time is completed, stops writing circuit, the gate of the MOS transistor in the off ends the write operation.また、書き込み電圧は、メモリセルの各々について、歩留り及び消費電力の観点から最適となる電圧が設定されるのであるが、記憶端子の外部から外部端子を通じて書き込み電圧を印加しても良いし、記憶装置の内部に設けられたトリミング回路を用いて書き込み電圧を設定しても良い。 Further, the write voltage, for each of the memory cells, although the voltage to be optimal in terms of yield and power consumption is set, to the external storage terminal may be applied to the write voltage through the external terminals, storage a trimming circuit which is provided in the device may be set write voltage used.

例えば、メモリ素子の高抵抗状態の抵抗値が１００ｋΩ、メモリセルのビット線方向のサイズが１μｍ、ビット線幅が０．２６μｍ、シート抵抗が０．１Ω／□、書き込み電圧閾値が−０．５Ｖ、書き込み電圧閾値の場合に流れる電流が５μＡ、ビット線方向のメモリセル数が２０４８である場合には、第１行目と第２０４８行目のメモリセルの書き込み中の配線抵抗による電圧降下は０．００２Ｖとなるが、本発明を適用した記憶装置ではこの差分を無視することができる。 For example, the resistance value of the high resistance state 100kΩ memory device, the size of the bit line direction of the memory cell is 1 [mu] m, the bit line width is 0.26 .mu.m, the sheet resistance is 0.1 [Omega / □, a write voltage threshold -0.5V , current 5μA flowing in case of a write voltage threshold, when the number of the memory cell bit line direction is 2048, the voltage drop due to the wiring resistance in the writing in the first row and the 2048 line of the memory cell 0 the .002V, but at the applied memory device of the present invention can ignore this difference.なお、メモリ素子が高抵抗状態でビット線長が短く、書き込み電圧閾値が小さいといった状況下では、電圧降下が小さいために、本発明の効果はさほど大きくない。 The memory element is short bit line length in the high-resistance state, in a situation such as the writing voltage threshold is low, because a voltage drop is small, the effect of the present invention is not so large.

（Ｂ）消去 消去を行なう場合には、情報の消去を行うべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にすると共に、書き込み回路の消去ドライバを動作させ、情報の消去を行なうべきメモリセルに対応するビット線に消去電圧を印加する。 (B) when performing an erase erase, the word line W corresponding to the memory cell to erase information, by applying a gate voltage Vgs by the row decoder RD, the gate of the MOS transistor T ON state while the to operate the erase driver of the write circuit, the erase voltage is applied to the bit line corresponding to the memory cell to erase information.これによって、メモリ素子に消去電圧閾値以上の電圧が印加されることになり、メモリ素子の消去が行なわれる。 This makes that the voltage over the erase threshold voltage is applied to the memory device, the erase of the memory device is performed.この時、書き込み回路から最も遠くに位置する第１行目のメモリセルに印加される電圧をリファレンス電圧として、オペアンプによって消去ドライバにフィードバックがかかる様に構成されており、こうすることにより書き込み回路に接続されている全てのメモリセルに対して正しい設定電圧が印加されることになる。 At this time, the voltage applied to the first row of the memory cell located farthest from the write circuit as the reference voltage, which is constructed as take back to the erase driver by the operational amplifier, the write circuit by way correct setting voltage to all the memory cells connected is to be applied.なお、消去時間は書き込み時間と同様にパルス制御でコントロールされており、消去時間が終了した後、書き込み回路を停止し、ＭＯＳトランジスタのゲートをオフの状態にして消去動作を終了する。 Note that the erase time is controlled by write time as well as pulse control, after the erase time is completed, stops writing circuit, the erasing operation is finished the gate of the MOS transistor in the off state.また、消去電圧は、メモリセルの各々について、歩留り及び消費電力の観点から最適となる電圧が設定されるのであるが、記憶素子の外部から外部端子を通じて消去電圧を印加しても良いし、記憶装置の内部に設けられたトリミング回路を用いて消去電圧を設定しても良い。 Also, the erase voltage, for each of the memory cells, although the voltage to be optimal in terms of yield and power consumption is set, to the external storage device may be applied erase voltage through the external terminals, storage a trimming circuit which is provided in the device may be set erase voltage using.

例えば、メモリ素子の低抵抗状態の抵抗値が１ｋΩ、メモリセルのビット線方向のサイズが１μｍ、ビット線幅が０．２６μｍ、シート抵抗が０．１Ω／□、消去電圧閾値が０．５Ｖ、消去電圧閾値の場合に流れる電流が５００μＡ、ビット線方向のメモリセル数が２０４８である場合には、第１行目と第２０４８行目のメモリセルの消去中の配線抵抗による電圧降下は０．２Ｖとなるが、本発明を適用した記憶装置ではこの差分を無視することができる。 For example, the resistance value in the low resistance state 1kΩ memory device, the size of the bit line direction of the memory cell is 1 [mu] m, the bit line width is 0.26 .mu.m, the sheet resistance is 0.1 [Omega / □, the erase voltage threshold 0.5V, when the flowing current 500μA erase voltage threshold, when the number of the memory cell bit line direction is 2048, the voltage drop due to the wiring resistance during erase in the first row and the 2048 line of the memory cell is 0. a 2V, but at the applied memory device of the present invention can ignore this difference.なお、メモリ素子が低抵抗状態で、ビット線長が長く、消去電圧閾値が大きいといった状況下では、電圧降下が大きいために、本発明の効果は大きい。 In the memory element is low-resistance state, the bit line length is long, in a situation such as erasure voltage threshold is large, because a voltage drop is large, the effect of the present invention is great.

本発明を適用した記憶装置では、書き込み回路によって各メモリセルに印加しようとする設定電圧と、書き込み回路から最も遠いメモリセルである第１行目のメモリセルに印加される電圧とを比較することによって、書き込み回路によってビット線に印加する電圧を調整しているために、即ち、第１行目のメモリセルに印加される電圧を電圧調整回路のリファレンス電圧として書き込み回路にフィードバックをかけているために、電圧降下に起因した印加電圧の不均一を抑制することができ、メモリアレイの規模によらず任意のメモリセルに対して、一定の書き込み電位及び消去電位での書き込み及び消去動作が実現する。 A storage device according to the present invention, comparing the set voltage to be applied to each memory cell by the write circuit, and a voltage applied to the first row of the memory cell is a memory cell farthest from the write circuit Accordingly, because it is by adjusting the voltage applied to the bit line by the write circuit, i.e., since the fed back to the write circuit a voltage applied to the first row of the memory cell as the reference voltage of the voltage regulating circuit a, it is possible to suppress the nonuniformity of the applied voltage due to the voltage drop, with respect to arbitrary memory cell regardless of the memory array size, write and erase operations with a constant write potential and erase potential is realized .

本発明を適用した記憶装置の一例に使用する電流−電圧変化を示すグラフである。 Current use in an example of the applied storage device of the present invention - is a graph showing a voltage change.本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。 It is a circuit diagram for explaining a memory cell used in an example of the applied storage device of the present invention.本発明を適用した記憶装置の一例を説明するための回路図（１）である。 Is a circuit diagram for explaining an example of the applied storage device of the present invention (1).本発明を適用した記憶装置の一例を説明するための回路図（２）である。 Is a circuit diagram for explaining an example of the applied storage device of the present invention (2).本発明を適用した記憶装置の一例を説明するための回路図（３）である。 Is a circuit diagram for explaining an example of the applied storage device of the present invention (3).本発明を適用した記憶装置の一例を説明するための回路図（４）である。 Is a circuit diagram for explaining an example of the applied storage device of the present invention (4).本実施例の変形例を説明するための模式図（１）である。 Is a schematic diagram for explaining a modification of the embodiment (1).本実施例の変形例を説明するための模式図（２）である。 Is a schematic diagram for explaining a modification of the embodiment (2).本実施例の変形例を説明するための模式図（３）である。 Is a schematic diagram for explaining a modification of the embodiment (3).電圧調整回路の配置を説明するための模式図（１）である。 Is a schematic view for explaining an arrangement of the voltage regulating circuit (1).電圧調整回路の配置を説明するための模式図（２）である。 Is a schematic view for explaining an arrangement of the voltage regulating circuit (2).

Claims (4)

Translated from Japanese

行方向に沿って配列されたソースラインと、 And source lines arranged in the row direction,列方向に沿って配列されたビットラインと、 And bit lines arranged along a column direction,第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、 The first threshold signal or more electrical signal changes to a low state from a high resistance state by being applied, the second threshold signal or the electric signal whose polarity is different is applied to the first threshold signal have the property of changing to a high state from a low resistance state by Rukoto a storage element disposed at the intersection of said source lines and bit lines,前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、 Is connected to one end of said bit line, and a voltage applying circuit for applying a predetermined voltage to the bit line,前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える ことを特徴とする記憶装置。 ; And a voltage adjusting circuit for adjusting the most voltage applied to the storage element positioned on the other end side as compared to the set voltage, the voltage by the voltage applying circuit is applied to the bit line of the bit line to the storage device.

前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する ことを特徴とする請求項１に記載の記憶装置。 Wherein the storage element includes a storage layer is configured sandwiched between the first electrode and the second electrode, the first electrode and the first threshold signal or more electrical signals between the second electrode resistance by but changes to a low state from a high resistance state by being applied, the second threshold signal or the electrical signal between the first electrode and the second electrode is applied memory device according to claim 1, characterized in that changing from a low state to a high state.

前記電気信号は電圧または電流である ことを特徴とする請求項１に記載の記憶装置。 The electric signal storage device according to claim 1, characterized in that the voltage or current.

行方向に沿って配列されたソースラインと、 And source lines arranged in the row direction,列方向に沿って配列されたビットラインと、 And bit lines arranged along a column direction,第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、 The first threshold signal or more electrical signal changes to a low state from a high resistance state by being applied, the second threshold signal or the electric signal whose polarity is different is applied to the first threshold signal have the property of changing to a high state from a low resistance state by Rukoto a storage element disposed at the intersection of said source lines and bit lines,前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、 Is connected to one end of said bit line, and a voltage applying circuit for applying a predetermined voltage to the bit line,前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える記憶装置を有する ことを特徴とする半導体装置。 Compared to most other end setting the voltage applied to the storage element located on the side voltage of the bit line, a storage device and a voltage adjustment circuit for adjusting the voltage to the voltage applying circuit is applied to the bit line wherein a has.