We have been focusing on an intelligent design verification method, that can be applicable to chip fabrication services of VLSI Design and Education Center (VDEC) . Conventionally, layout verification has been based on pattern processing. It is , however, intelligent layout verification method, which is equivalent to that of expert designers is necessary for beginners' skill up along with design quality enhancement.In this research, we have focused on designs and quality of power supply lines. We extract power lines from layout and estimate maximum current of lines based on transistor sizes connected to them. Current concentration and power line noise are derived from the maximum current and are reported to designers. To achieve this, we have examined real-time measurement technique of on-chip power line noise. We employed on-chip voltage monitor based on a voltage sampler with a regenerative comparator using a modified switched capacitor circuit technology. The resolutions in time and
… More voltage are about 1[ns] and 20[mV] for a standard O.6um CMOS technology. We have fabricated test chips with the voltage monitors and load cells for emulating function blocks and demonstrated that above voltage monitor is effectively measure power supply bounce. We have proposed "on-chip Voltage scan-path technique" for monitoring real-time power bounce on chip. The voltage scan-path technique consists of voltage monitors connected serially as shift-register manner, which is just similar to boundary scan-path technique. Using this technique, power bounce in every major position of power lines can be monitored with only limited IO pins. This technique is expected to be necessary for failure analysis of denser LSls in near future.電源線に発生する電圧ノイズの定量的な評価に関しては、電圧ノイズ波形の測定には、スイッチトキャパシタ方式による再生型比較回路を用いた電圧サンプラーを使用した。本電圧サンプラーは1[ns〕,20[mV]の時間、電圧分解能を有していることがテストチップの試作、測定により明らかになった。この電圧サンプラーと大容量の負荷を電源線に接続し、負荷をトリガーした際の電源線に生じる電圧変動を測定することで、本電圧サンプラーを用いて電源線における電圧変動を測定することが可能であることが分かった。この測定結果をもとにして、電源線に生じる電圧ノイズをチップの動作時に測定する「オンチップ電圧スキャンパス方式」の提案を行った。本方式は、LSI中の主要な電源配線に前述の電圧サンプラを接続し、実行時にその場で電圧変動を観測するための方式である。観測はデータラッチのデ一タ読み出し方式として広く用いられているスキャンパス方式と同様に電圧サンプラの比較回路の出力をシフトレジスタ状に接続することで限られた信号ピンにより外部から各電圧サンプラの出力を観測可能な方式である。本方式は、今後ますますLSIの集積度が上がっていく過程で、LSIの動作不良の解析において必須の手法になるものと期待されている。 Less